[发明专利]锁存器、数据运算单元以及芯片

说明书

本发明实施例提供了一种锁存器、数据运算单元以及芯片，锁存器包括：输入端，用于输入数据；时钟信号端，用于提供时钟信号；锁存单元，与输入端连接，用于在时钟信号的控制下锁存从输入端输入的数据；输出单元，与锁存单元连接，用于传输所述锁存单元输出的数据；输出单元与锁存单元之间具有一数据存储节点；输出端，用于从输出单元读出数据；漏电补偿单元，电性连接在数据存储节点和输出端之间，当锁存单元在时钟信号的控制下处于高阻状态时，漏电补偿单元用于通过工作于亚阈值区的场效应管所产生的电流，对数据存储节点进行漏电补偿。本发明实施例的锁存器，可避免因漏电导致锁存器中数据丢失的问题。

技术领域

本发明实施例涉及半导体器件技术领域，尤其涉及一种锁存器、数据运算单元以及芯片。

背景技术

锁存器是一种对脉冲电平敏感的存储单元电路，它可以在特定输入脉冲电平作用下改变状，主要用于缓存数据。

现有锁存器通常包括：锁存单元和输出单元，锁存单元和输出单元串联连接。当锁存单元在时钟信号的控制下处于导通状态时，输入锁存器的数据依次通过锁存单元和输出单元，并可直接从输出端输出；当锁存单元在时钟信号的控制下处于高阻状态(截止状态)时，输入端无法继续输入数据，输出单元中晶体管的寄生电容(栅电容)对锁存单元和输出单元之间的数据存储节点处的数据进行暂存。这样，可以基于寄生电容中的电荷来保持数据存储节点处的电平状态，从而使得输出单元继续输出数据。

但是，半导体元件具有漏电流，即：在截止状态下，半导体元件中也存在微小的电流。当锁存单元处于截止状态时，由于锁存单元中漏电流的存在，数据存储节点处会出现漏电现象，最终导致锁存器中的数据丢失。

发明内容

本发明的目的在于提出一种锁存器、数据运算单元以及芯片，用于避免因漏电导致锁存器中数据丢失的问题。

本发明实施例的第一方面，提供了一种锁存器，包括：

输入端，用于输入数据；

时钟信号端，用于提供时钟信号；

锁存单元，与所述输入端连接，用于在所述时钟信号的控制下锁存从所述输入端输入的数据；

输出单元，与所述锁存单元连接，用于传输所述锁存单元输出的数据；所述输出单元与所述锁存单元之间具有一数据存储节点；

输出端，用于从所述输出单元读出数据；

漏电补偿单元，电性连接在所述数据存储节点和所述输出端之间，当所述锁存单元在所述时钟信号的控制下处于高阻状态时，所述漏电补偿单元用于通过工作于亚阈值区的场效应管所产生的电流，对数据存储节点进行漏电补偿。

可选地，所述漏电补偿单元包括：第一漏电补偿电路和第二漏电补偿电路；

所述第一漏电补偿电路的一端与所述数据存储节点连接，另一端与所述输出端连接；当所述数据存储节点处为高电平状态时，所述第一漏电补偿电路用于通过工作于亚阈值区的第一PMOS晶体管所产生的电流对所述数据存储节点进行漏电补偿；其中，所述第一PMOS晶体管的源极与电源连接，所述第一PMOS晶体管的漏极与所述数据存储节点连接；

所述第二漏电补偿电路的一端与所述数据存储节点连接，另一端与所述输出端连接；当所述数据存储节点处为低电平状态时，所述第二漏电补偿电路用于通过工作于亚阈值区的第一NMOS晶体管所产生的电流对所述数据存储节点进行漏电补偿；其中，所述第一NMOS晶体管的源极与地连接，所述第一NMOS晶体管的漏极与所述数据存储节点连接。

可选地，所述第一漏电补偿电路还包括：第二PMOS晶体管；

所述第二PMOS晶体管的漏极与所述第一PMOS晶体管的栅极连接；所述第二PMOS晶体管的栅极与第一PMOS晶体管的漏极连接；所述第二PMOS晶体管的源极与所述输出端连接；