[发明专利]基于FPGA的原型验证方法与编码装置

说明书

本发明实施例提供了一种基于FPGA的原型验证装置及方法，涉及原型验证技术领域。基于FPGA的原型验证装置包括：相互连接的RTL设计模块、电路仿真器、编译工具以及FPGA模块，RTL设计模块用于获取RTL设计文件中的多个关键信号，对多个关键信号的层级路径进行保存，并基于各级关键信号的层级路径生成约束列表；RTL设计模块还用于根据各级关键信号，得到RTL设计文件中的多个冗余信号；电路仿真器用于基于各级关键信号、多个冗余信号，生成编译工具的配置文件；编译工具还用于根据RTL设计文件、约束列表以及配置文件，得到原型验证的测试文件；FPGA模块用于利用测试文件进行原型验证。本发明中，缩短了原型验证的错误排查周期，加快了原型验证的调试周期。

技术领域

本发明涉及原型验证技术领域，具体涉及一种基于FPGA的原型验证装置及方法。

背景技术

在FPGA(Field－Programmable Gate Array，可编程逻辑阵列)原型验证平台的搭建与调试过程中，查错技术是一种非常重要的质量验证手段。目前，在FPGA平台中常用的查错技术包括两种，一种是在寄存器转换级(Register Transfer Level，简称RTL)设计中插入查错逻辑，是基于查错逻辑分析仪(ILA core)和编译工具(Vivado)的查错技术；另一种是在门级网表中插入查错逻辑，是基于智能集成电路仿真器(IICE core)和编译工具(Synplify或Protocompiler)的查错技术；从而能够在FPGA进行调试时，通过查错逻辑抓取信号的波形，以缩小排查范围或定位错误。

然而，在RTL设计中插入查错逻辑时，RTL设计在经过编译工具的编译和综合优化后，内部信号可能会发生变化，例如多个信号被合并成一个，信号的名称发生变化，此时ILAcore指定的门级网表中的信号与RTL设计中的信号不一致，导致无法排查出问题。在门级网表中插入查错逻辑时，在IICE core观测的信号无法排查出错误所在时，则需要修改IICEcore的描述文件(例如信号列表和约束条件)，并从编译阶段开始重新执行查错流程，随着RTL设计和FPGA硬件规模的逐渐增加，从编译到产生测试文件的周期越来越长，查错效率较低。

发明内容

本发明的目的是提供了一种基于FPGA的原型验证方法与编码装置，在进行原型验证时，RTL设计模块会对多个关键信号的层级路径进行保存，保证RTL设计中关键信号的完整性；编译工具在生成测试文件时，参照了关键信号的约束列表，从而在编译和优化过程中，不会对关键信号进行合并、移除等操作，保证后续进行原型验证时观测信号与关键信号的一致性；并且RTL模块可以基于冗余逻辑来保存关键信号，便于在原型验证的过程中替换观测信号，提升了FPGA原型验证的灵活性，缩短了原型验证的错误排查周期，加快了原型验证的调试周期。

为实现上述目的，本发明提供了一种基于FPGA的原型验证装置，包括：相互连接的RTL设计模块、电路仿真器、编译工具以及FPGA模块；所述RTL设计模块用于获取RTL设计文件中的多个关键信号，对所述多个关键信号的层级路径进行保存，并基于各级所述关键信号的层级路径生成约束列表；所述RTL设计模块还用于根据各级所述关键信号，得到所述RTL设计文件中的多个冗余信号；所述电路仿真器用于基于各级所述关键信号、所述多个冗余信号，生成所述编译工具的配置文件；所述编译工具还用于根据所述RTL设计文件、所述约束列表以及所述配置文件，得到原型验证的测试文件；所述FPGA模块用于利用所述测试文件进行原型验证。

本发明还提供了一种基于FPGA的原型验证方法，包括：所述RTL设计模块获取RTL设计文件中的多个关键信号，对所述多个关键信号的层级路径进行保存，并基于各级所述关键信号的层级路径生成约束列表；所述RTL设计模块根据各级所述关键信号，得到所述RTL设计文件中的多个冗余信号；所述电路仿真器基于各级所述关键信号、所述多个冗余信号，生成所述编译工具的配置文件；所述编译工具根据所述RTL设计文件、所述约束列表以及所述配置文件，得到原型验证的测试文件；所述FPGA模块利用所述测试文件进行原型验证。