[发明专利]一种栅极驱动电路及显示面板

权利要求书

1.一种栅极驱动电路，其特征在于，包括多级级联设置的栅极驱动单元，其中，每一级所述栅极驱动单元均包括：

上拉控制模块，所述上拉控制模块电性连接于第一节点，所述上拉控制模块用于控制所述第一节点的电位；

上拉模块，所述上拉模块电性连接于所述第一节点以及本级扫描信号输出端，所述上拉模块用于在所述第一节点的电位的控制下，拉高所述本级扫描信号输出端的电位；

下拉模块，所述下拉模块电性连接于所述本级扫描信号输出端，所述下拉模块用于拉低所述本级扫描信号输出端的电位；以及

下拉控制模块，所述下拉控制模块电性连接于第二节点、所述第一节点、第一时钟信号端以及所述本级扫描信号输出端，所述下拉控制模块用于在所述第一时钟信号端输入的信号的控制下，间歇性拉低所述第二节点的电位，维持所述第一节点的电位以及所述本级扫描信号输出端的电位；

所述上拉控制模块包括第一晶体管，所述第一晶体管的栅极电性连接于第二时钟信号端，所述第一晶体管的源极或漏极中的一个电性连接于上一级扫描信号输出端，所述第一晶体管的源极或漏极中的另一个电性连接于所述第一节点；

所述下拉模块包括第三晶体管，所述第三晶体管的栅极电性连接于第二时钟信号端，所述第三晶体管的源极或漏极中的一个接入恒压低电平信号，所述第三晶体管的源极或漏极中的另一个电性连接于所述本级扫描信号输出端；

所述下拉控制模块包括第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第八晶体管；

所述第四晶体管的栅极电性连接于所述第一时钟信号端，所述第四晶体管的源极或漏极中的一个接入恒压低电平信号，所述第四晶体管的源极或漏极中的另一个电性连接于所述第二节点；

所述第五晶体管的栅极电性连接于所述第二节点，所述第五晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第五晶体管的源极或漏极中的另一个电性连接于所述第一节点；

所述第六晶体管的栅极电性连接于所述第一节点，所述第六晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第六晶体管的源极或漏极中的另一个电性连接于所述第二节点；

所述第七晶体管的栅极和源极或漏极中的一个均电性连接于第四时钟信号端，所述第七晶体管的源极或漏极中的另一个电性连接于所述第二节点；

所述第八晶体管的栅极电性连接于所述第二节点，所述第八晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第八晶体管的源极或漏极中的另一个电性连接于所述本级扫描信号输出端；

所述栅极驱动电路的驱动时序包括：

充电阶段，对所述第一节点进行充电；

输出阶段，所述本级扫描信号输出端输出本级扫描信号；

下拉阶段，将所述第一节点的电位以及所述本级扫描信号输出端的电位下拉；

维持阶段，维持所述第一节点的电位以及所述本级扫描信号输出端的电位，并间歇性拉低所述第二节点的电位；

在所述输出阶段，所述第六晶体管打开以下拉所述第二节点的电位；在所述下拉阶段，所述第六晶体管关闭，所述第四晶体管打开以下拉所述第二节点的电位；

所述维持阶段包括第一维持阶段和第二维持阶段；

在所述第一维持阶段，所述第四时钟信号端接入高电平信号，用于将所述第二节点的电位上拉；

在所述第二维持阶段，所述第一时钟信号端接入高电平信号，用于将所述第二节点的电位下拉，以间歇性拉低所述第二节点的电位；

在所述第一维持阶段，所述第四晶体管关闭，所述第七晶体管打开以上拉所述第二节点；在所述第二维持阶段，所述第四晶体管打开以下拉所述第二节点，所述第七晶体管关闭；在所述下拉阶段，所述第二时钟信号端为高电位，所述第三晶体管打开以下拉所述本级扫描信号输出端的电位。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述上拉控制模块还包括自举电容，所述自举电容的一端电性连接于所述第一节点，所述自举电容的另一端电性连接于所述本级扫描信号输出端。

3.根据权利要求1所述的栅极驱动电路，其特征在于，所述上拉模块包括第二晶体管，所述第二晶体管的栅极电性连接于所述第一节点，所述第二晶体管的源极或漏极中的一个电性连接于第三时钟信号端，所述第二晶体管的源极或漏极中的另一个电性连接于所述本级扫描信号输出端。