[发明专利]一种异构众核架构上CPU共享数组引导维选取策略

说明书

本发明公开一种异构众核架构上CPU共享数组引导维选取策略，对矩阵引导维进行如下调整，并存储于CPU共享空间中：S1、申请CPU共享空间时，控制申请空间的首地址即src 128B对界，使得从核DMA取时源地址始终128B对界；S2选取ld=64*(6a+1)，a为满足64*(6a+1)=N的最小整数值；S3、如果S2中取得的ld%31==0，取a=a+1，使得体冲突问题得到规避；S4、M×N双精度矩阵，行主序，以S3中取得的ld作为引导维，以src为首地址，存储在CPU共享空间中。本发明平衡从核DMA取数据时各个存控上的访存量，实现负载均衡，且规避存控体冲突。

技术领域

本发明涉及一种异构众核架构上CPU共享数组引导维选取策略，属于高性能计算技术领域。

背景技术

异构众核处理器最突出的优势是高性能，尤其适用于高性能计算领域，主要应用于超大规模并行机等大型实用系统中，同时它也存在着访存带宽受限的问题。科学计算中，矩阵运算是常见的工具，在基于异构众核处理器的超算上，矩阵运算时，从核通常需要通过带跨步DMA实现LDM与芯片共享空间之间数据的批量交换；但是，不合适的跨步大小会极大降低访存性能，这也成为限制异构众核处理器性能指标的瓶颈。

矩阵运算由于其计算量巨大，耗时长，往往通过并行算法提高效率；同时，为了减少通信，会将一部分数据放在共享内存上。在异构众核处理器上，通过将矩阵分块后分配给各个从核运算实现并行；芯片共享空间中的数据可以整个处理器共享，通过将数据放在芯片共享空间可以减少通信。从核往往通过带跨步DMA实现LDM与芯片共享空间之间矩阵数据的批量交换，来获取所需要的矩阵分块，跨步的选取会影响各个存控的利用率，并且不合适的跨步大小会导致体冲突，极大影响访存性能，跨步大小由矩阵分块大小及矩阵引导维共同决定。

现有技术的缺点：1、芯片共享空间地址的编址方式导致，根据跨步特点，各个存控访存量会存在不均衡的问题；2、当两次访存地址满足特定条件时，会造成体冲突；3、DMA参数不合适比如源地址、跨步未128B对界导致性能下降。

异构众核芯片集成了多个核组，每个核组包括1个通用主核核心、存储控制器、协议处理部件、8x8从核阵列。主存采用虚地址，分核组私有空间和核组共享空间，共享空间地址的编址方式如附图2所示：以芯片包含四个核组为例，共享空间地址以512为单位，由不同核组存控管理，即共享空间地址根据除以2048的余数，由不同核组存控管理。示例中，余数为0-511，由核组0存控管理；余数为512-1023，由核组1存控管理；余数为1024-1535，由核组2存控管理；余数为1536-2047，由核组3存控管理。访存时所利用的存控数越多，则带宽利用越饱满。