[发明专利]一种基于dummy的时钟设计方法

说明书

本发明公开了一种基于dummy的时钟设计方法，其步骤包括：步骤S1：构建dummy库；步骤S2：依据待设计结构的特点及时钟结构、主时钟的负载分布，划分成两个以上的模块Block，为每个模块Block进行时钟布局规划；步骤S3：标记负载不平衡点；根据步骤S2中规划的时钟结构，分析其结构特点，对各节点数据进行统计，统计每个路径节点的等效Cload，标记负载不平衡点；步骤S4：在负载不平衡点插入dummy，完成时钟设计。本发明具有原理简单、操作简便、能够快速和精准设计出高质量时钟等优点。

技术领域

本发明主要涉及到高性能芯片设计的技术领域，特指一种基于dummy的时钟设计方法。

背景技术

对于高性能芯片设计，时钟的好坏对于物理设计有着举足轻重的影响，尤其是随着频率的升高，对时钟的要求也越来越高，具体体现在latency以及skew的质量要求上，而且都是越小越好；有些带IP的设计，甚至需要达到“0”skew，如果纯粹依靠工具来完成设计，那无疑是比较困难的，甚至是不可能实现。

有从业者提出了一些解决方案，例如，中国专利申请CN201210301036.4，公开了一种便于时序修复的时钟设计方法，包括如下步骤：步骤1，分析整个设计的时钟分布，包括：各个物理划分，及各物理划分之间的时钟域规模、分布和数据交互情况；步骤2，根据时钟分布确定每个物理划分内部时钟调节器的个数以及调节范围；步骤3，在对应的点插入时钟调节器；步骤4，从顶层分析整个时钟结构，得到每个时钟分支的实际延时，根据需求设置时钟调节器的调节值，从而平衡整个时钟树。该方案能减少物理设计时间，减少产品设计周期。但是上述方案中虽然是用于平衡时钟树，但是其使用的是延时电路(多路mux选择，增加额外电路)，以串联的形式加入时钟树，并且每个时钟分支都要加这一部分电路，属于时钟树的一部分，分析时钟的时候需要带上这部分逻辑。这就造成了这个设计的复杂性，也给后续的设计造成了诸多不变，缺乏灵活性。

发明内容

本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种原理简单、操作简便、能够快速和精准设计出高质量时钟的基于dummy的时钟设计方法。

为解决上述技术问题，本发明采用以下技术方案：

一种基于dummy的时钟设计方法，其步骤包括：

步骤S1：构建dummy库；

步骤S2：依据待设计结构的特点及时钟结构、主时钟的负载分布，划分成两个以上的模块Block，为每个模块Block进行时钟布局规划；

步骤S3：标记负载不平衡点；根据步骤S2中规划的时钟结构，分析其结构特点，对各节点数据进行统计，统计每个路径节点的等效Cload，标记负载不平衡点；

步骤S4：在负载不平衡点插入dummy，完成时钟设计。

作为本发明方法的进一步改进：在步骤S1中，在所述dummy库内记录每个单元cell对应相应的输入负载Cload、等效的延时Delay。

作为本发明方法的进一步改进：在步骤S2中，进行时钟布局规划时遵循一个原则：时钟布局规划过程中要保持每个时钟分支的逻辑级数一致，即实现任意一个Block的时钟分支都可复用于其他Block。

作为本发明方法的进一步改进：每个模块Block单独使用一棵时钟小子树，或者两个以上的模块Block共用一棵时钟小子树。

作为本发明方法的进一步改进：先设计模块一个Block的时钟子树，然后复用这个时钟子树的时钟结构，移植到其他模块Block，这样各模块Block之间的时钟树逻辑结构cell+net、逻辑层次cell数量保持一致；最后根据各负载点的负责情况，来调整加入的dummy大小和数量，使得各模块Block的时钟树延时满足设计要求。

作为本发明方法的进一步改进：所述步骤S4中包括以下流程：