[发明专利]一种多位正负单比特存内计算单元、阵列及装置

说明书

本发明涉及一种多位正负单比特存内计算单元、阵列和装置，该存内计算单元包括：多个存储部分和一个计算部分；计算部分包括位线RWLM_P、位线RWLL_P、位线RWLM_N、位线RWLL_N和输出信号线RBL；各存储部分的位线BL共线，各存储部分的位线BLB共线；位线BL和位线BLB均为存储部分的位线，用于将存储部分的权重读取到计算部分；位线RWLM_P、位线RWLL_P、位线RWLM_N和位线RWLL_N用于输入正负单比特数据；计算部分用于权重和正负单比特数据的相乘，权重和正负单比特数据相乘结果通过输出信号线RBL输出。本发明减小了占用面积同时扩大了应用范围。

技术领域

本发明涉及存内计算领域，特别是涉及一种多位正负单比特存内计算单元、阵列及装置。

背景技术

深度卷积神经网络（DCNNs）在人工智能等领域发展迅速，随着它的逐步发展，需要越来越多的考虑尺寸的大小、效率、能耗等方面的问题。传统的计算过程中，权重是在存储器和运算单元之间移动作用的，这不符合低功耗的要求。内存计算（IMC）对DCNN加速越来越有吸引力。传统的8T SRAM结构晶体管数量较多，面积较大，并且不考虑正负的情况。

发明内容

本发明的目的是提供一种多位正负单比特存内计算单元、阵列及装置，减小了占用面积同时扩大了应用范围。

为实现上述目的，本发明提供了如下方案：

一种多位正负单比特存内计算单元，包括：多个存储部分和一个计算部分，各所述存储部分均包括多个用于存储权重的晶体管，所述计算部分包括管M5、管M6、管M7、管M8、位线RWLM_P、位线RWLL_P、位线RWLM_N、位线RWLL_N和输出信号线RBL；

管M5的源极与位线RWLM_P连接，管M5的栅极和管M7的栅极均与所述存储部分的位线BL相连，管M6的源极与位线RWLL_P连接，管M6的栅极和管M8的栅极均与所述存储部分的位线BLB相连，管M7的漏极与位线RWLM_N连接，管M8的漏极与位线RWLL_N连接，管M5的漏极、管M6的漏极、管M7的源极和管M8的源极均与输出信号线RBL连接；

各所述存储部分的位线BL共线，各所述存储部分的位线BLB共线；所述位线BL和所述位线BLB均为所述存储部分的位线，用于将所述存储部分的权重读取到所述计算部分；所述位线RWLM_P、所述位线RWLL_P、所述位线RWLM_N和所述位线RWLL_N用于输入正负单比特数据；所述计算部分用于所述权重和所述正负单比特数据的相乘，所述权重和所述正负单比特数据相乘结果通过所述输出信号线RBL输出。

可选地，所述存储部分管M1、管M2、管M3和管M4，管M1和管M2的源极均与电源VDD连接，管M1的栅极分别与管M2的漏极和管M4的漏极连接，管M2的栅极分别与管M1的漏极和管M3的漏极连接，管M3的栅极和管M4的栅极均与字线WL连接，管M3的源极与位线BL连接，管M4的源极与位线BLB连接。

可选地，所述存储部分的数量为8。

可选地，所述管M1和所述管M2均为PMOS管，所述管M3和所述管M4均为NMOS管。

可选地，所述管M5和所述管M6均为PMOS管，所述管M7和所述管M8均为NMOS管。

可选地，所述正负单比特数据包括+1、-1和0。

本发明还提供了一种多位正负单比特存内计算阵列，包括矩阵式排列的所述多位正负单比特存内计算单元；

各行所述多位正负单比特存内计算单元中，管M5的源极均与位线RWLM_P连接，管M6的源极均与位线RWLL_P连接，管M7的漏极均与位线RWLM_N连接，管M8的漏极均与位线RWLL_N连接；管M3的栅极与管M4的栅极均与位线WL连接；

各列所述多位正负单比特存内计算单元的输出信号线RBL共点连接，实现各列的乘累加计算。