[发明专利]一种可重构整型-浮点型乘法器

权利要求书

1.一种可重构整型-浮点型乘法器，其特征在于，包括使能控制模块、整型-浮点预处理模块、前运算模块、可重构乘法模块和对阶模块；

使能控制模块用于接收控制指令，根据控制指令生成第一控制信号和第二控制信号，并输出至整型-浮点预处理模块和可重构乘法模块；

整型-浮点预处理模块用于接收第一待处理数据和第二待处理数据，根据第一控制信号将第一待处理数据和第二待处理数据转换为第一浮点型数据和第二浮点型数据，将第一浮点型数据和第二浮点型数据的尾数的最高位前扩展1位1，得到第一扩展尾数和第二扩展尾数并发送至可重构乘法模块；将第一浮点型数据和第二浮点型数据的符号位及阶码均发送至前运算模块；

前运算模块用于根据第一浮点型数据和第二浮点型数据的符号位，得到浮点结果的符号位；根据第一浮点型数据和第二浮点型数据的阶码，得到浮点结果的临时阶码并发送至对阶模块；

可重构乘法模块用于根据第一控制信号和第二控制信号，将第一扩展尾数和第二扩展尾数进行可重构处理，得到整型结果或浮点结果的临时尾数；将浮点结果的临时尾数发送至对阶模块；

对阶模块用于根据浮点结果的临时尾数的最高位，将浮点结果的临时尾数和浮点结果的临时阶码进行规格化处理，得到浮点结果的尾数和阶码。

2.根据权利要求1所述的可重构整型-浮点型乘法器，其特征在于，所述使能控制模块包括译码器、第一选择器和第二选择器；

所述控制指令包括第一指令和第二指令；译码器的输入端用于接收第一指令，第一输出端连接第一选择器的第一输入端，第二输出端连接第二选择器的第一输入端，第一选择器的第二输入端和第二选择器的第二输入端均接低电平，第一选择器的控制端和第二选择器的控制端用于接收第二指令；第一选择器的输出端用于输出第一控制信号至整型-浮点预处理模块和可重构乘法模块，第二选择器的输出端用于输出第二控制信号至整型-浮点预处理模块和可重构乘法模块。

3.根据权利要求1所述的可重构整型-浮点型乘法器，其特征在于，所述整型-浮点预处理模块包括32bit比较器和32bit并行移位寄存器；

32bit比较器的输入端用于接收第一待处理数据和第二待处理数据，控制端与使能控制模块连接，输出端与32bit并行移位寄存器的输入端连接；32bit并行移位寄存器的第一输出端和第二输出端与前运算模块连接，32bit并行移位寄存器的第三输出端、第四输出端、第五输出端、第六输出端、第七输出端及第八输出端均与可重构乘法模块连接；

其中，32bit并行移位寄存器的第一输出端用于输出第一浮点型数据和第二浮点型数据的符号位；第二输出端用于输出第一浮点型数据和第二浮点型数据的阶码；第三输出端用于输出第一扩展尾数的[7:0]位；第四输出端用于输出第一扩展尾数的[15:8]位；第五输出端用于输出第一扩展尾数的[22:16]位；第六输出端用于输出第二扩展尾数的[7:0]位；第七输出端用于输出第二扩展尾数的[15:8]位；第八输出端用于输出第二扩展尾数的[22:16]位。

4.根据权利要求1所述的可重构整型-浮点型乘法器，其特征在于，所述前运算模块包括第一异或门、第一10bit加法器和第二10bit加法器；

第一异或门的输入端与整型-浮点预处理模块连接，用于接收第一浮点型数据和第二浮点型数据的符号位，输出端用于输出浮点结果的符号位；

第一10bit加法器的输入端与整型-浮点预处理模块连接，用于接收第一浮点型数据和第二浮点型数据的阶码，输出端与第二10bit加法器的输入端连接，第二10bit加法器的输出端与对阶模块连接，用于输出浮点结果的临时阶码。