[发明专利]针对多裸片FPGA的基于时钟域的网表分割方法

说明书

本发明公开了一种针对多裸片FPGA的基于时钟域的网表分割方法，涉及FPGA技术领域，该方法根据用户输入网表中各个实例模块的信号连接关系确定各个实例模块所属的时钟域,根据预定算法确定各个时钟域所对应的子网表，并将每个时钟域内的所有实例模块分配到对应的子网表中，由此分割得到每个FPGA裸片对应的子网表可以把同一个时钟域的实例模块尽量分配在同一个子网表，从而可以有效减少关键路径跨FPGA裸片的情况，从而降低信号时延，使得多裸片FPGA的工作性能更优，提升多裸片FPGA实现的速度。

技术领域

本发明涉及FPGA技术领域，尤其是一种针对多裸片FPGA的基于时钟域的网表分割方法。

背景技术

FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)是一种硬件可编程的逻辑器件，除了应用于移动通信、数据中心等领域，还广泛应用于集成电路设计中的原型验证，能够有效验证电路功能的正确性，同时加快电路设计速度。

随着集成电路规模的不断增大及复杂功能的实现，对FPGA的可编程逻辑资源的数量的需求不断提高，为了避免芯片面积增大所带来的加工难度的增大和生产良率的降低，目前会利用硅堆叠互连技术(SSI)、CoWoS技术(Chip on Wafer on Substrate)或其他技术来实现多个FPGA裸片的互连设计，从而构成多裸片FPGA，利用多个FPGA裸片上的逻辑资源共同实现所需的电路结构。

但这又给多裸片FPGA的布局布线带来了挑战，因此如何将复杂的电路合理排布到多个芯片上以获得较优的性能是多裸片FPGA设计流程中的一个关键问题。在对多裸片FPGA进行布局布线之前，首先需要将多裸片FPGA对应的用户网表分割成多个相连的子网表，每个子网表分别对应一个FPGA裸片，然后根据每个子网表对对应的FPGA裸片进行布局布线。因此对用户网表的分割方式会直接影响多裸片FPGA的布局布线过程，也会影响多裸片FPGA的最终性能。目前在分割用户网表时，通常只会考虑与FPGA裸片所包含的逻辑资源数量之间的匹配度，也即仅需保证对应的FPGA裸片可以满足子网表的逻辑资源需求即可，但这种做法往往使得多裸片FPGA的性能难以保证。

发明内容

本发明人针对上述问题及技术需求，提出了一种针对多裸片FPGA的基于时钟域的网表分割方法，本发明的技术方案如下：

一种针对多裸片FPGA的基于时钟域的网表分割方法，该方法包括：

根据多裸片FPGA中每个FPGA裸片包含的逻辑资源确定对应的子网表的容纳能力，子网表的容纳能力包括子网表所能包含的实例模块的类型及最大数量；

获取用户输入网表，根据用户输入网表中各个实例模块的信号连接关系确定各个实例模块所属的时钟域；

根据预定算法确定各个时钟域所对应的子网表，每个时钟域所对应的子网表的容纳能力满足时钟域内的实例模块的逻辑资源需求；

将每个时钟域内的所有实例模块分配到对应的子网表中；

分割得到每个FPGA裸片对应的子网表，每个子网表包括分配到的所有实例模块以及实例模块之间的网表线网；

其中，每个FPGA裸片上的逻辑资源数量满足分割得到的对应的子网表的逻辑资源需求，FPGA裸片上的输入信号连接点引出端满足对应的子网表的输入信号数量，FPGA裸片上的输出信号连接点引出端满足对应的子网表的输出信号数量，与多裸片FPGA的IO管脚所连接的FPGA裸片满足对应的子网表的IO口需求。

其进一步的技术方案为，根据预定算法确定各个时钟域所对应的子网表，包括：

按照预定顺序基于贪心算法依次确定每个时钟域所对应的子网表。

其进一步的技术方案为，预定顺序包括按照各个时钟域所需的逻辑资源数量从大到小的顺序；