[发明专利]一种将超图结构转RTL级HDL文件的方法及装置

说明书

本发明公开了一种将超图结构转RTL级HDL文件的方法及装置；该方法包括：获取原始RTL级HDL文件的总语法树结构、超图结构文件和超图分割结果；基于总语法树结构构建初始顶层模块；基于超图结构文件和超图分割结果，将子语法树结构中的第一目标模块进行删除、第二目标模块还原为时序逻辑模块、第三目标模块还原为组合逻辑模块；基于超图结构文件，以Map数据结构存储模块互联关系；基于模块互联关系，调整对应FPGA的内外端口，以使子语法树结构能够被例化为完整的FPGA；基于调整后的各个子语法树结构和初始顶层模块生成转换后的RTL级HDL文件。本发明可以将超图分割结果高效、准确地还原至HDL语言的RTL级设计。

技术领域

本发明属于集成电路辅助设计领域，具体涉及一种将超图结构转RTL级HDL文件的方法及装置。

背景技术

现场可编程门阵列(Field Programmable Gate Array,FPGA)是一种重要的半导体器件，可通过现场重新编程以实现用户所需的逻辑设计。当设计者使用FPGA进行前期设计逻辑验证时，若设计较为庞大，单个FPGA无法满足设计者的使用需求，则需要使用多颗FPGA构成平台来进行逻辑验证及仿真。因此，设计者需要将原始的设计进行分割，使得在不影响设计者原始设计的逻辑机构前提下，使用多颗FPGA对设计进行逻辑验证及仿真。

实现上述分割需求需要借助电子设计自动化(Electronic Design Automation,EDA)工具。具体的，设计者使用EDA工具将HDL(Hardware Description Language)语言所编写的RTL(Register Transfer Level，寄存器转换级电路)设计转换为超图结构；通过分割算法将超图分割后，得到分割后的超图结构。然后，将分割后的超图结构写回至HDL语言的RTL级设计。以使分割结果可以在多颗FPGA上运行。只有写回后的RTL级设计方可进行进一步的逻辑综合、布局布线、生成比特流并写入FPGA。由此可见，上述流程中最为关键的部分，主要体现将分割后的超图结构写回至HDL语言的RTL级设计，这一写回操作需要最大程度还原设计者的设计且保证逻辑一致。

现有技术中，将分割后的超图结构写回至HDL语言的RTL级设计有两种方式，一种是设计者基于分割的超图结构来手工构建HDL语言的RTL级设计；还有一种方式是先对原始的RTL级设计进行逻辑综合，输出网表(netlist)级别文件，然后对网表级文件进行逐级group操作，以此实现写回。

然而，手工写回的方式不仅费时费力，且容易产生错误；而通过逻辑综合输出网表的方式在写回过程中容易产生冗余结构，从而影响写回结果。虽然在得到写回的RTL级设计后，可以通过增加一些补救操作来纠正结果的正确性，但这样增加了写回操作的复杂性。因此，对于如何将超图分割结果高效、准确地还原至HDL语言的RTL级设计，现有技术中还没有切实可行的方案。

发明内容

为了解决现有技术中所存在的上述技术问题，本发明提供了一种将超图结构转RTL级HDL文件的方法及装置。

本发明要解决的技术问题通过以下技术方案实现：

第一方面，本发明提供了一种将超图结构转RTL级HDL文件的方法，包括：

获取原始RTL级HDL文件的总语法树结构，获取所述原始RTL级HDL文件经超图转换后的超图结构文件，并获取所述超图结构文件的超图分割结果；其中，所述超图分割结果包括：将所述原始RTL级HDL文件中的各个模块分割至多个FPGA所得到多个子语法树结构；其中，所述多个FPGA和所述多个子语法树结构一一对应；

基于所述总语法树结构构建初始顶层模块；