[发明专利]一种将超图结构转RTL级HDL文件的方法及装置

权利要求书

1.一种将超图结构转RTL级HDL文件的方法，其特征在于，包括：

获取原始RTL级HDL文件的总语法树结构，获取所述原始RTL级HDL文件经超图转换后的超图结构文件，并获取所述超图结构文件的超图分割结果；其中，所述超图分割结果包括：将所述原始RTL级HDL文件中的各个模块分割至多个FPGA所得到多个子语法树结构；其中，所述多个FPGA和所述多个子语法树结构一一对应；

基于所述总语法树结构构建初始顶层模块；

基于所述超图结构文件和所述超图分割结果，将所述子语法树结构中的第一目标模块进行删除、第二目标模块还原为时序逻辑模块、第三目标模块还原为组合逻辑模块；其中，所述第一目标模块为：位于子语法树结构中的、且不属于该子语法树结构对应的FPGA的模块；所述第二目标模块为与所述超图结构文件中的时序逻辑模块对应的模块，所述第三目标模块为与所述超图结构文件中的组合逻辑模块对应的模块；

基于所述超图结构文件，以Map数据结构存储各个所述子语法树结构的模块互联关系；

基于所述模块互联关系，调整每个所述子语法树结构所对应FPGA的内外端口，以使调整后的该子语法树结构能够被例化为完整的FPGA；

基于调整后的各个所述子语法树结构和所述初始顶层模块生成转换后的RTL级HDL文件；

所述基于所述总语法树结构构建初始顶层模块，包括：

将所述总语法树结构中除原始顶层模块外的所有模块进行删除，并删除所述原始顶层模块内的所有信号和例化的模块，得到初始顶层模块。

2.根据权利要求1所述的方法，其特征在于，基于所述超图结构文件和所述超图分割结果，将所述子语法树结构中的第一目标模块进行删除、第二目标模块还原为时序逻辑模块、第三目标模块还原为组合逻辑模块，包括：

通过比对所述超图分割结果中的design.name，找出并删除每个所述子语法树结构中的第一目标模块；

基于所述超图分割结果和所述超图结构文件的模块对应关系，将每个所述子语法树结构中的第二目标模块删除，并将所述超图结构文件中与该第二目标模块对应的时序逻辑模块添加到该子语法树结构中；

基于所述模块对应关系，将每个所述子语法树结构中的第三目标模块删除，并将所述超图结构文件中与该第三目标模块对应的组合逻辑模块添加到该子语法树结构中。

3.根据权利要求1所述的方法，其特征在于，基于所述超图结构文件，以Map数据结构存储各个所述子语法树结构的模块互联关系，包括：

基于所述超图结构文件，以Map数据结构存储关于各个所述子语法树结构的驱动模块和负载模块的模块互联关系。

4.根据权利要求3所述的方法，其特征在于，基于所述模块互联关系，调整每个所述子语法树结构所对应FPGA的内外端口，包括：

针对每个所述子语法树结构，响应于该子语法树结构的驱动模块被分配到对应的FPGA内、且负载模块被分配到对应的FPGA外，在该子语法树结构中为对应的FPGA增设外部负载端口，并为该外部负载端口与该驱动模块之间的各级中间模块增设信号流出端口；

针对每个所述子语法树结构，响应于该子语法树结构的负载模块被分配到对应的FPGA内、且驱动模块被分配到对应的FPGA外，在该子语法树结构中为对应的FPGA增设外部驱动端口，并为该外部驱动端口与该负载模块之间的各级中间模块增设信号流入端口。

5.根据权利要求3所述的方法，其特征在于，基于调整后的各个所述子语法树结构和所述初始顶层模块生成转换后的RTL级HDL文件，包括：

对调整后的各个所述子语法树结构进行例化；

去除例化后的每个所述子语法树结构中的package模块，并利用Verific将每个所述子语法树结构中的剩余内容输出为HDL格式的文件，作为转换后的RTL级HDL文件的一部分；

从所述总语法树结构中获取所有package模块，并利用Verific将获取的所有package模块输出为HDL格式的文件，作为转换后的RTL级HDL文件的又一部分；

利用Verific将所述初始顶层模块输出为HDL格式的文件，作为转换后的RTL级HDL文件的最后一部分。