[发明专利]一种用于拓展单比特相干积累算法的预加电路

说明书

本发明公开了一种用于拓展单比特相干积累算法的预加电路，包括：输入信号经过N比特信号采样电路得到N比特采样值，加法器对N比特采样值以及最后一级累加和寄存器中的数据进行相加，得到K比特加法和与1比特的进位信号；K比特加法和保存到第一级累加和寄存器，1比特的进位信号被输出。该电路能够在信号输入单比特相干积累电路之前预先对信号进行一些处理，使得单比特相干积累电路能够对多比特的信号进行相干积累，并对累加和溢出的问题有显著的改善。

技术领域

本发明涉及信号处理技术领域，尤其涉及一种用于拓展单比特相干积累算法的预加电路。

背景技术

对于信噪比(SNR，Signal-to-Noise Ratio)很低以至于信号波形被淹没在噪声中的周期性弱信号，需要用专门的方法进行检测。单比特相干积累电路是一个可行的选择，现已有该装置的相关专利(例如，发明名称为：低计算复杂度的周期性弱信号检测装置，公开号为：CN111697970A)。

然而，用单比特相干积累电路来检测周期性弱信号存在着一些局限：

(1)单比特相干积累电路用于对单比特信号进行相干积累，不能对多比特的信号进行相干积累。

(2)当相干积累的次数较多，单比特相干积累电路内部的累加和出现溢出时，单比特相干积累电路需要进行修改，否则无法满足需求，而单比特相干积累电路的修改会带来额外的设计成本。

发明内容

本发明的目的是提供一种用于拓展单比特相干积累算法的预加电路，在单比特相干积累电路前预先对输入信号进行一些处理，使得单比特相干积累电路能对多比特的信号进行相干积累，并对累加和溢出的问题有显著的改善。

本发明的目的是通过以下技术方案实现的：

一种用于拓展单比特相干积累算法的预加电路，包括：N比特信号采样电路、累加和移位寄存器以及加法器；所述累加和移位寄存器为环形移位寄存器，由多级累加和寄存器构成；

输入信号经过N比特信号采样电路得到N比特采样值，加法器对N比特采样值以及最后一级累加和寄存器中的K比特加法和进行相加，得到K比特加法和与1比特的进位信号；1比特的进位信号被输出到单比特相干积累电路，K比特加法和保存到第一级累加和寄存器，同时，前一级累加和寄存器的数据被保存至后一级累加和寄存器中；

其中，N为正整数，K为大于等于N的整数。

由上述本发明提供的技术方案可以看出，该电路可在信号输入单比特相干积累电路之前预先对信号进行一些处理，使得单比特相干积累电路能够对多比特的信号进行相干积累，并对累加和溢出的问题有显著的改善。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本发明实施例提供的一种用于拓展单比特相干积累算法的预加电路的示意图；

图2为本发明实施例提供的另一种用于拓展单比特相干积累算法的预加电路的示意图；

图3为本发明实施例提供的带有预加电路的多比特弱信号检测电路的框图；

图4为本发明实施例提供的信号量化方式的示意图；

图5为本发明实施例提供的带有预加电路的单比特弱信号检测电路的框图。

具体实施方式