[发明专利]永久性数字感知器装置及其操作方法

说明书

本发明提供一种永久性数字感知器装置及其操作方法，包括：一第一只读(ROM)存储器阵列，具有m行×n列个第一存储器元件，用以平行地比较一个n位输入符号以及m个n位内容符号，其中所述m个n位内容符号硬布线于所述m行的第一存储器元件之中；一检测电路，根据m个指示信号，分别施加m个切换信号至一第二只读存储器阵列的m条字线；以及所述第二只读存储器阵列，具有m行×q列个第二存储器元件，其中m个q位回应符号分别硬布线于所述m行的第二存储器元件之中。本发明的永久性数字感知器装置是硬布线的数字内存储处理器，无法再被重新规划，类似于生物硬布线大脑的直觉功能，无法经由训练和学习改造其神经形态架构。

技术领域

本发明涉及数字存储技术，特别涉及一种无须多重计算的全新数字内存储(in-memory)处理器：永久性数字感知器装置。

背景技术

如图1所示的现代化范纽曼型计算架构(Von Neumann computing architecture)中，中央处理单元(CPU)10根据来自主存储器11的指令及数据，执行逻辑运算。CPU 10包含一主存储器11、一算术与逻辑单元(arithmetic and logic unit)12、一输出/输入装置13及一程序控制单元14。在计算进程(computation process)之前，由该程序控制单元14设定CPU 10指向存储在主存储器11中起始(initial)指令的起始位址码。之后，根据由程序控制单元14中与时脉同步(clock-synchronized)的位址指针(address pointer)所存取的主存储器11的循序指令，以算术与逻辑单元12处理该些数字数据。一般而言，CPU 10的数字逻辑运算进程是同步执行的且由一组预先写好并存储于存储器的循序指令所驱动。

数字计算所消耗的功率可利用数学式表示为P～f×C×V_DD²，其中f表示时脉频率、C表示主动(active)电路总电容值(capacitance)以及V_DD表示数字电路的正供电电压。因此，跑一个运算程序所需的能量正比于完成该组指令的时脉步骤(clock steps)的数目。各指令步骤包含从主存储器11撷取(fetch)指令与数据、于该算术与逻辑单元12中执行微操作(micro-operation)、以及将结果数据回存主存储器11或输出至该输出输入装置13。完成一组指令所需的总计算能量正比于存储器存取的频率以及充电/放电汇流排线(buslines)与主动电路(暂存器(register)、逻辑栅(logic gate)及多工器(multiplexer))的总电容。要完成该运算处理步骤的存储器存取频率越高，数字处理器就必需消耗越多能量及时间。

在生物的神经系统(biologic nerve system)中，由连接至该神经系统的多个感知器官场接收如光、声音、触摸、味觉、嗅觉等等的外在刺激(stimuli)。神经信号以电气脉波(electrical pulse)的型式和感受体(receptor)场内产生的神经传导素(neuraltransmitter)(分子(molecules))的形式传送，以触发该神经系统中的神经网路的下一个连接层之活化(activation)。通过该神经系统的神经网路硬件的多重阶层，由该连接层产生的神经信号场持续向前处理。根据其神经形态(neuromorphic)架构及来自前一层的神经信号的接收场(receptive field)，各神经网路层平行处理并撷取信息。不同于目前的范纽曼型计算架构是藉由事先写好的指令重复数字数据的多个逻辑计算，信息处理的神经信号利用其神经形态架构，在层与层间以单步骤前馈(feed-forward)方式传播。因此，就信息处理效率及能量消耗而言，生物神经系统的神经网路阶层的平行处理与撷取数据方式优于目前计算系统中利用多个循序的逻辑计算的处理与撷取数据方式。

因此，现有技术中，若数字处理器要完成一运算处理步骤的存储器存取频率越高，其消耗的能量和时间也就越多。

发明内容

为了解决现有技术中存在的问题，本发明提供一种永久性数字感知器装置，包括：