[发明专利]基于FPGA的车载系统数据传输方法及同步高速串行总线结构

说明书

本申请公开了一种基于FPGA的车载系统数据传输方法及同步高速串行总线结构，所述数据传输方法包括：根据一发送使能信号对发送数据进行拆分获得拆分数据，对所述拆分数据进行校验获得第一CRC校验值，并对所述拆分数据进行并串转换获得串行数据；根据一数据时钟使能信号接收所述串行数据并对所述串行数据进行串并转换获得并行数据，对所述并行数据进行校验获得第二CRC校验值；比较所述第一CRC校验值和所述第二CRC校验值，若一致，则根据所述并行数据更新用户端数据；若不一致，则丢弃所述并行数据并产生一复位信号进行复位。通过本申请，可提高数据传输速率，同时具有更高的稳定性和可靠性。

技术领域

本发明涉及车辆通信技术领域。更具体的说，本发明涉及一种基于FPGA的车载系统数据传输方法及同步高速串行总线结构。

背景技术

在轨道车辆电气控制系统中，需要实现对大量数据的跨板卡高速传输和复杂的控制运算处理。其中，选用高性能的处理器芯片可以提高系统的控制运算处理能力，但是对于跨板卡的高速数据传输，目前没有能够兼顾成本和性能的成熟方案，逐渐成为制约车载控制系统性能提高的瓶颈。

目前常用的跨板卡数据传输方式为以下两种：1、使用FPGA模拟既有标准的Linkport总线接口，数据收发模块各4组差分对。其中，标准Linkport总线技术是ADI公司专门为DSP处理器TS201的高速通信设计的基于LVDS技术的总线接口；2、模拟传统并行总线接口。

但是以上方式仍存在以下问题：

1、采用第一种方式的缺点是总线链路层收发器FPGA软件在时钟上升沿和下降沿都要进行数据传输，违背了FPGA“一个工程中要使用同一时钟同一边沿触发”的设计原则，对FPGA软件可靠性要求较高，时序设计复杂，软件稳定性不高。并且由于收发数据模块各4组差分对，本质是一种并行总线设计，一个时钟沿要同时采样4根数据线，并行总线中传输的各个位必须处于一个时钟周期内的相同位置，对器件的性能和硬件PCB要求严格，设计难度大，致使总线时钟频率降低，稳定性和可靠性不高，通信质量差；

2、采用第二种方式的缺点是并行总线适用于短距离、低总线频率的数据传输，适用范围有限。并且并行总线的信号线数量非常多，会占用大量的管脚和布线空间，因此芯片和PCB板的尺寸很难实现小型化，特别是如果要用电缆进行远距离传输时，由于信号线的数量非常多，使得电缆变得非常昂贵和笨重。另外，在高速状态下并行口的几根数据线之间存在串扰，而并行口需要信号同时发送同时接收，任何一根数据线的延迟都会引起问题。其次是这种总线上通常挂有多个设备，且读写共用，各种信号分叉造成的反射问题会使得信号质量进一步恶化；

3、既有的模拟Linkport的总线链路层控制器传输校验使用累加求和，校验机制相对简单，无法满足高可靠性需求；

4、既有模拟Linkport的总线链路层控制器对上电初始化的要求严格，受串行缓存机制的限制，一旦初始化失败，总线通讯不再恢复。数据传输过程中发生校验错误，总线纠错处理能力差，传输过程中时钟信号暂态丢失，如出现丢脉冲或者时钟波形受干扰的情况，传输被打断，通信无法恢复。

发明内容

针对上述问题，本发明提供了一种基于FPGA的车载系统数据传输方法，所述方法包括以下步骤：

数据发送步骤：根据一发送使能信号对发送数据进行拆分获得拆分数据，对所述拆分数据进行校验获得第一CRC校验值，并对所述拆分数据进行并串转换获得串行数据；

数据接收步骤：根据一数据时钟使能信号接收所述串行数据并对所述串行数据进行串并转换获得并行数据，对所述并行数据进行校验获得第二CRC校验值；

比较更新步骤：比较所述第一CRC校验值和所述第二CRC校验值，若一致，则根据所述并行数据更新用户端数据；若不一致，则丢弃所述并行数据并产生一复位信号进行复位。

作为本发明的进一步改进，所述数据发送步骤包括：