[发明专利]一种用于提高数据完整性的内存控制器及其操作方法

说明书

本发明涉及一种用于提高数据完整性并提供数据安全性的内存控制器(100)。该内存控制器(100)包括用于将写入数据传送到内存设备(2)的传输数据路径；该传输数据路径包括加扰组件(4)；该加扰组件(4)包括加扰逻辑(12)和异或逻辑(14)；该写入数据被分为第一部分和第二部分；该加扰逻辑(12)的输入包括写入数据的第一部分和与写入数据相关联的地址以生成伪随机输出；该异或逻辑(14)的输入包括写入数据的第二部分、伪随机输出和与写入数据的第一部分相对应的固定种子以生成加扰数据。此外，本发明还涉及一种操作内存控制器(100)的方法。

技术领域

本发明总体上涉及一种用于提高数据完整性并提供数据安全性的内存控制器，具体涉及一种配备有纠错码(ECC)实现方式和数据加扰/解扰实现方式的内存控制器。本发明还涉及一种操作内存控制器的方法。

背景技术

内存设备(如动态随机存取存储器(DRAM))存储电子数据，而内存控制器则管理往返内存设备的电子数据流。对于写入数据，在将电子数据存储在内存设备中之前，一些内存控制器对电子数据进行加扰并对加扰数据进行编码。其中，加扰可以用来改善DRAM接口上的信噪比，而编码则可以用来执行纠错编码或数据恢复。

对存储数据的读取涉及在将原始电子数据返回给用户之前，对存储数据进行解码和对解码数据进行解扰。为了提供可靠的数据传输，已经出现了许多努力，以提供优化的内存控制器。以下参考文献讨论了其中一些例子。

GB2453259A公开了一种集成电路，该集成电路包括用于将数据传输到一个或多个动态随机存取内存设备的传输数据路径，该随机存取内存设备包括加扰逻辑以并行生成N个不相关的伪随机输出。具有M位的待发送数据和伪随机输出被输入到XOR逻辑，从而并行输出M个加扰位。因此，加扰输出具有大体上白色的频谱。加扰逻辑使用线性反馈移位寄存器(LFSR)，其中，在使用之前本身可被加扰的种子是基于内存地址的，例如，列地址。用于LFSR的多项式可以是X¹⁶+X¹³+X¹⁰+X⁹+X⁸+X⁴+1。这种加扰方法可用于抑制例如双倍数据速率(DDR)内存系统中的电源噪声。

US2015012788A1公开了一种用于在包含ECC和具有种子表的加扰引擎的存储系统中选择加扰和解扰数据的方法，该方法的步骤包括：ECC编码引擎对从HOST接口发送的数据进行编码并将该数据传送至LFSR加扰引擎；LFSR加扰引擎对数据进行加扰然后该数据被传输至内存设备；LFSR加扰引擎创建种子值并将该种子值传输至种子表；LFSR解扰引擎从种子表中接收种子值和从内存设备中接收加扰数据，并基于种子值对加扰数据进行解扰后传送给ECC解码引擎；以及对从LFSR解扰引擎接收到的解扰数据进行解码，然后获取从主机接口发送的原始数据。

前述参考文献和其他解决方案可致力于提供改进的内存控制器。然而，它们仍然存在许多局限性和不足。例如，它们仅采用内存地址作为加扰/解扰种子。仅将内存地址作为加扰/解扰种子将产生可预测的数据模式，该模式可能会由于共振而引起信号完整性问题。此外，前述参照文献中的内存控制器均未公开能够支持任何DRAM接口宽度或协议的模块化ECC实现方式。

因此，仍然需要一种能够克服上述问题和缺点的内存控制器。

发明内容

如下的本发明内容简述提供了对本发明的某些方面的基本理解。该内容简述不是本发明的广泛概述，其唯一的目的是以简化的形式呈现本发明的一些概念，作为后文中更详细描述的序言。

本发明的一个目的是提供一种内存控制器，其能够提高数据完整性并提供数据安全性。

本发明的另一个目的是提供一种利用多个种子的数据加扰/解扰实现方式。

本发明的又一个目的是提供一种模块化纠错码实现方式，其能够支持任何DRAM接口宽度或协议。