[发明专利]一种用于提高数据完整性的内存控制器及其操作方法

权利要求书

1.一种用于提高数据完整性并提供数据安全性的内存控制器(100)，包括：

用于将写入数据传送到内存设备(2)的传输数据路径，所述传输数据路径包括加扰部件(4)；

其中，所述加扰组件(4)包括加扰逻辑(12)和异或逻辑(14)；

其特征在于：

所述写入数据分为第一部分和第二部分。

其中，所述加扰逻辑(12)的输入包括所述写入数据的所述第一部分和与所述写入数据相关联的地址以生成伪随机输出；

所述异或逻辑(14)的输入包括所述写入数据的所述第二部分、所述伪随机输出和与所述写入数据的所述第一部分相对应的固定种子以生成加扰数据。

2.根据权利要求1所述的内存控制器(100)，其特征在于，所述加扰逻辑(12)包括线性反馈移位寄存器。

3.根据权利要求1所述的内存控制器(100)，其特征在于，所述传输数据路径还包括纠错码编码组件(8)。

4.根据权利要求3所述的内存控制器(100)，其特征在于，所述纠错码编码组件(8)包括多个编码路径，并且每个编码路径包括两个纠错码编码器；所述纠错码编码器配置为将纠错码传输到其中一个相邻的编码路径，并将纠错码分布在不同的数据路径上。

5.根据权利要求1所述的内存控制器(100)，还包括：

用于从所述内存设备(2)接收读取数据的接收数据路径，所述接收数据路径包括解扰组件(6)；

其中，所述解扰组件(6)包括解扰逻辑(16)、第一异或逻辑(14)和第二异或逻辑(14)；

其特征在于：

所述读取数据分为第一部分和第二部分；

其中，所述第一异或逻辑(14)的输入包括所述读取数据的所述第一部分和与所述读取数据的所述第一部分相对应的固定种子以生成输出；

所述解扰逻辑(16)的输入包括所述输出和与所述读取数据相关联的地址以生成伪随机输出；

所述第二异或逻辑(14)的输入包括所述读取数据的所述第二部分、所述伪随机输出和与所述读取数据的所述第一部分相对应的固定种子以生成解扰数据。

6.根据权利要求5所述的内存控制器(100)，其特征在于，所述解扰逻辑(16)包括线性反馈移位寄存器。

7.根据权利要求5所述的内存控制器(100)，其特征在于，所述接收数据路径还包括纠错码解码组件(10)。

8.根据权利要求7所述的内存控制器(100)，其特征在于，所述纠错码解码组件(10)包括多个解码路径，并且每个解码路径包括两个纠错码解码器；所述纠错码解码器配置为将纠错码传输到每一个相邻的解码路径中。

9.一种用于操作内存控制器(100)以提高数据完整性并提供数据安全性的方法，其特征在于，包括以下步骤：

将写入数据传送到传输数据路径(2)；

将所述写入数据分为第一部分和第二部分；

基于所述写入数据的所述第一部分和与所述写入数据相关联的地址，通过加扰逻辑(12)生成伪随机输出；

通过异或逻辑(14)，响应于伪随机输出，对所述写入数据的所述第二部分进行加扰，并响应于与所述写入数据的所述第一部分相对应的固定种子，对所述写入数据的所述第一部分进行加扰，从而生成加扰数据；以及

将所述加扰数据传送到内存设备(2)。

10.根据权利要求9所述的方法，其特征在于，所述方法还包括以下步骤：

在将所述加扰数据传送到内存设备(2)之前，通过纠错码编码组件(8)对所述加扰数据进行编码。