[发明专利]鳍式场效应晶体管的制造方法

说明书

本发明公开了一种鳍式场效应晶体管的制造方法，包括：步骤一、在半导体衬底上形成鳍体；步骤二、形成第一栅极结构；步骤三、形成源区和漏区，包括：步骤31、形成第二硬质掩膜层；步骤32、打开鳍式场效应晶体管的形成区域，对第二硬质掩膜层进行第一次全面刻蚀将鳍体的顶部表面暴露，隔离介质层的表面同时暴露；步骤33、进行第二次刻蚀在鳍体中形成第一凹槽；第二次刻蚀同时对表面暴露的隔离介质层产生纵向和横向刻蚀从而形成第二凹槽，使鳍体和第一多晶硅栅产生表面暴露并形成桥接路径；步骤34、形成牺牲侧墙将桥接路径全部填充；步骤35、在第一凹槽中填充外延层形成嵌入式外延层。本发明能防止源漏外延与栅极桥接，从而能保持器件性能不退化。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种鳍式场效应晶体管(FinField Effect Transistor，FinFET)的制造方法。

背景技术

随着半导体制程技术的发展，栅极宽度不断缩小，传统平面CMOS器件已经不能满足器件的需求，譬如对于短沟道效应的控制。对于20nm以下的技术节点，鳍式场效应晶体管结构具有更好的电学性能。

鳍式场效应晶体管的源区和漏区中还会引入嵌入式外延层，通过源区和漏区的嵌入式外延层改变沟道区的应力，从而能改善沟道区的载流子迁移率并从而提高器件的性能。在90nm技术节点开始，引入了嵌入式SiGe外延层来改善PMOS的性能；而在14nm技术节点开始，引入了嵌入式SiP外延层来改善NMOS的性能。为了更好的改变沟道区的应力，通常需要增加嵌入式外延层的体积，而嵌入式外延层的体积增加后有产生源区和漏区的嵌入式外延层即源漏外延层和栅极之间的桥接(bridge)风险，这样会影响器件性能，容易使器件性能退化。

发明内容

本发明所要解决的技术问题是提供一种鳍式场效应晶体管的制造方法，能防止源漏外延和栅极桥接，从而能保持器件性能不退化。

为解决上述技术问题，本发明提供的鳍式场效应晶体管的制造方法包括如下步骤：

步骤一、在半导体衬底上形成鳍体，所述鳍体之间具有间隔区域，在所述间隔区域中填充有隔离介质层，所述隔离介质层的顶部表面低于所述鳍体的顶部表面，所述鳍体在纵向上分成依次叠加的底部部分和顶部部分，所述顶部部分位于所述隔离介质层的顶部表面之上，所述顶部部分位于所述隔离介质层的顶部表面之下。

步骤二、形成第一栅极结构，所述第一栅极结构由第一栅介质层和第一多晶硅栅叠加而成；所述第一多晶硅栅的顶部表面形成有第一硬质掩膜层，所述第一栅极结构的形成区域由所述第一硬质掩膜层定义。

所述第一栅极结构覆盖在位于栅极形成区域的所述鳍体的顶部表面和侧面，所述第一栅极结构还延伸到所述间隔区域的所述隔离介质层的表面上。

步骤三、在所述第一栅极结构两侧的所述鳍体中形成源区和漏区，包括如下分步骤：

步骤31、形成第二硬质掩膜层，所述第二硬质掩膜层覆盖在所述第一栅极结构的侧面和所述第一硬质掩膜层的顶部表面以及所述第一栅极结构外的所述鳍体的顶部表面和侧面以及所述第一栅极结构外的所述隔离介质层的表面。

步骤32、打开鳍式场效应晶体管的形成区域，对所述第二硬质掩膜层进行第一次全面刻蚀，所述第一次全面刻蚀将所述鳍体的顶部表面的所述第二硬质掩膜层去除并将所述鳍体表面暴露，所述第一次全面刻蚀也同时将所述隔离介质层的表面的所述第二硬质掩膜层去除并将所述隔离介质层的表面暴露。

步骤33、以所述第二硬质掩膜层为掩膜进行第二次刻蚀，所述第二次刻蚀对暴露的所述鳍体进行刻蚀形成第一凹槽；

所述第二次刻蚀同时对表面暴露的所述隔离介质层产生纵向和横向刻蚀从而形成第二凹槽，所述第二凹槽的底部表面低于所述第二硬质掩膜层的底部表面且所述第二凹槽会横向延伸到所述第二硬质掩膜层的底部表面正下方和所述第一多晶硅栅的底部表面正下方，使所述鳍体的所述底部部分的侧面和所述第一多晶硅栅的底部表面同时暴露并形成桥接路径。