[发明专利]数字集成电路的扫描链测试方法、系统及数字集成电路

说明书

本发明提供了一种数字集成电路的扫描链测试方法及系统，方法包括将切换向量和输入数据向量按照预设规则转换为组合向量，进而根据组合向量生成组合信号并输入到数字集成电路，然后在数字集成电路内对组合信号进行分离，得到切换信号和输入数据信号，进而进行扫描链测试。通过将原来的两个信号组合为一个信号输入到数字集成电路，减少了一个PAD端口的需求量，因此，只需要三个PAD端口即可进行扫描链测试，具体的，一个PAD端口用于输入组合信号，一个PAD端口用于输入系统时钟，最后一个PAD端口用于扫描链的输出信号的输出。提高了只有三个PAD端口的数字集成电路的测试覆盖率与可观测性，进而提高了量产测试的质量。

技术领域

本发明涉及数字集成电路测试技术领域，更具体地说，涉及一种数字集成电路的扫描链测试方法、系统及数字集成电路。

背景技术

可测试性设计(Design for Test，简称DFT)是数字集成电路设计的重要环节；DFT指的是通过在数字集成电路原始设计中插入各种用于提高数字集成电路可测试性(包括可控制性和可观测性)的硬件逻辑，从而使数字集成电路变得容易测试，大幅度节省数字集成电路的测试成本。

扫描链(Scan Chain)测试是DFT技术的一个重要的方法，这种方法能够从数字集成电路外部设定电路中各个触发器的状态，并通过简单的扫描链的设计，扫描观测触发器是否工作在正常状态，以此来检测电路的正确性。

数字集成电路由大量的组合元件和时序元件组成，时序元件具体体现为单个的D类型触发器(DFF)。数字集成电路的基本组成如图1所示，其中系统时钟(CLOCK)来控制各个DFF的数据端口(包括D和Q)相应数据的输入输出。

扫描链测试就是将数字集成电路中的时序元件DFF，替换为相应的可扫描的时序元件扫描触发器(SDFF)；然后将上一级SDFF的输出端Q连接到下一级SDFF的数据输入端，从而形成一个从输入到输出的测试串行移位寄存器，即扫描链(Scan Chain)；通过CLOCK的控制，实现对时序元件和组合逻辑的测试。实现扫描链设计后的电路如图2所示。

采用扫描设计技术后，在扫描链控制端的切换信号SEN和时钟端的系统时钟CLOCK的控制下，通过扫描链数据输入端的输入数据信号SDI，可以把需要的数据串行地移位到扫描寄存器单元中，串行地控制各个单元；同时也可以通过扫描链输出端的输出信号SDO串行地观测它们。这样就增加了时序电路的可控制性和可观测性。现有技术中，扫描设计后扫描链测试的具体工作流程如下：

1、将数字集成电路设置为SCAN模式，此时内部SDFF的时钟都统一成时钟端的系统时钟SLOCK，且SDFF为上升沿触发；

2、在扫描链控制端的切换信号SEN＝1时，扫描链全连接，内部SDFF的输出都为下一级SDFF的输入，依次串联；

3、通过扫描链数据输入端的输入数据信号SDI向数字集成电路内部SDFF输入一条输入数据向量，直至内部SDFF的值等于期望值；

4、令SEN＝0且持续一个周期，这个周期内每个SDFF的值会被更新为正常功能下的输入值；

5、令SEN＝1并保持，使扫描链的数据由扫描链输出端输出，并与理论结果对比；

6、当前测试向量测试完成，继续进行下一条测试向量测试，直至所有输入测试向量完成测试。

通过上述现有扫描链测试介绍可知，现有扫描链测试方案需要数字集成电路具有四个PAD端口，分别作为扫描链控制端、时钟端、扫描链数据输入端和扫描链输出端。但是，某些领域的数字集成电路，如射频芯片，无法提供四个PAD端口用于扫描链设计，这使得该类芯片无法实现扫描链设计；对于该类芯片，目前只能通过功能向量测试替代扫描链测试，但是功能向量需要通过人为产生而非工具产生，会有两个弊端：一是需要增加比较多的设计流程工作；二是人为产生的功能向量不能准确地判断对数字集成电路的测试覆盖率，无法保证量产测试的质量，存在较高的应用风险。