[发明专利]基于FPGA的实对称矩阵特征值分解的数据存储方法

说明书

本发明公开一种基于FPGA的实对称矩阵特征值分解的数据存储方法，该方法充分利用上三角结构阵列从上到下每行存储的数据个数线性递减，存在接近一半的存储空闲，采用RAM互补存储结构替代常见的乒乓结构，将空闲存储充分利用，从而实现了节省接近原来一半的RAM存储资源的效果。此外，将每行元素的寻址地址从右往左排序以取代通常的从左至右排序，保留了原有实对称矩阵的行列交换规律，利于上三角阵列结构经Jacobi旋转计算后行列数据交换规律的数字电路实现。本发明对于大尺寸矩阵的特征值分解，可以降低外部DDR的访存次数，甚至将整体算法完全部署到FPGA内部实现，从而显著提高实对称矩阵特征值分解的效率。

技术领域

本发明涉及信号处理领域，具体涉及一种基于FPGA的实对称矩阵特征值分解的数据存储方法。

背景技术

实对称矩阵特征值分解在无线通信、深度学习、图像压缩等领域得到了广泛应用，由于矩阵特征值分解过程存在大量的数值计算和数据交换，计算过程需要多轮循环迭代，提升实对称矩阵特征值分解的性能面临巨大挑战。基于FPGA芯片和Jacobi算法实现的实对称矩阵特征值分解目前正成为一项研究热点，该方法结合了FPGA和Jacobi高度并行的优点，可以用来提升特征值分解的效率。对于实对称矩阵，目前通用的做法是通过上三角阵列结构来节省接近一半的输入数据存储，为了提高并行性，RAM存储资源一般会采用乒乓结构以获得并行流水性能。然而，随着输入的矩阵尺寸的增大，计算过程所需的RAM也随之成倍增加，当FPGA内部的RAM不够使用时，只能借助于FPGA外部的RAM资源，这就导致FPGA与外部存储之间需要不断的来回搬移中间计算结果，由此造成数据的碎片化，导致整体计算效率较低，实时性变差，同时也对外部存储接口的带宽提出了苛刻要求。

申请号为CN2019102853514的专利提及了基于FPGA的并行Jacobi计算加速实现方法，主要靠通过优化内部CORDIC电路的计算周期来提高并行流水能力，实现加速。该方法是基于输入的数据是持续提供的，如果输入数据出现停滞，例如，随着输入矩阵尺寸的增加，FPGA内部RAM存储资源出现不足，流水线性能就会受到严重影响。

申请号CN2019105040347的专利提及了通过在迭代过程中改变阵列结构内部处理单元中的输入输出数据的顺序，提高了迭代运算的效率，更侧重于调度顺序的优化上，在数据存储设计方面，则并没有提及。

因此，在基于FPGA的实对称矩阵特征值分解应用中，如何设计出一套高效的数据储存设计方法，将有助于提升特征值分解的效率，加速整体实时性能，同时减轻对外部存储接口的带宽需求。

发明内容

针对现有技术的不足，本发明提出基于FPGA的实对称矩阵特征值分解的数据存储方法，该方法根据实对称矩阵简化后的上三角阵列，按照从上到下每行分配一块RAM存储，每块RAM存储根据所在的行分为奇数行或偶数行，充分利用上三角结构阵列从上到下每行存储的数据个数线性递减，存在接近一半的存储空闲，采用RAM互补存储结构替代常见的乒乓结构，将空闲存储充分利用，从而实现了节省接近原来一半的RAM存储资源的效果。此外，将每行元素的寻址地址从右往左排序以取代通常的从左至右排序，保留了原有实对称矩阵的行列交换规律，利于上三角阵列结构经Jacobi旋转计算后，行列数据交换规律的数字电路实现。

本发明的目的通过如下的技术方案来实现：

一种基于FPGA的实对称矩阵特征值分解的数据存储方法，其特征在于，所述实对称矩阵为2N行×2N列；所述FPGA准备2N+1块RAM，RAM编号为i，i∈0~2N，RAM内地址编号为j，j∈0~2N-1；所述的数据存储包括实对称矩阵的写入存储、上三角阵列结构经双边Jacobi变换后的数据存储；

所述实对称矩阵的写入存储具体包括如下步骤：

（1）将所述实对称矩阵转换为上三角阵列结构，整个阵列结构共有N(2N+1)个元素，根据并行双边Jacobi算法，每个处理单元为一个2×2的子矩阵，整个上三角阵列结构包含N(N+1)/2个处理单元；