[发明专利]基于FPGA的实对称矩阵特征值分解的数据存储方法

权利要求书

1.一种基于FPGA的实对称矩阵特征值分解的数据存储方法，其特征在于，所述实对称矩阵为2N行×2N列；所述FPGA准备2N+1块RAM，RAM编号为i，i∈0~2N，RAM内地址编号为j，j∈0~2N-1；所述的数据存储包括实对称矩阵的写入存储、上三角阵列结构经双边Jacobi变换后的数据存储和更新；

所述实对称矩阵的写入存储具体包括如下步骤：

（1）将所述实对称矩阵转换为上三角阵列结构，整个阵列结构共有N(2N+1)个元素，根据并行双边Jacobi算法，每个处理单元为一个2×2的子矩阵，整个上三角阵列结构包含N(N+1)/2个处理单元；

（2）在FPGA内部为上三角阵列结构的每一行设置一块RAM存储，各块RAM按行由上至下从0开始顺序编号，即首行数据存储在第0块RAM，最末尾的一行数据存储在第2N-1块RAM，第2N块RAM为额外扩展存储；每块RAM内地址由右往左从0开始编号且顺序递增，并将上三角阵列结构的每一行元素依次写入对应RAM相应的地址中；

所述上三角阵列结构经双边Jacobi变换后的数据存储和更新包括如下步骤：

（1）当i=0时，第i块RAM更新后的所有数据统一写到第2N块RAM中，且内部地址更新规律为：原地址j=2N-1的元素写到新地址0处，原地址j=0的元素写到新地址2N-1处，其余原地址j为奇数的元素写到新地址2N-2-j处，其余原地址j为偶数的元素写到新地址2N-j处；

（2）当i=2N-1时，第i块RAM更新后的数据写到第1块RAM中，原地址j=0的唯一元素更新后写到新地址2N-1中；

（3）当i=1~2N-3且i为奇数，其中原地址j=2N-i-2的元素，更新后的数据写到第2N-i块RAM中的新地址i+1处；其余元素统一写到第2N-(i+1)块RAM中，并执行和步骤（1）相同的RAM内部地址更新规律；

（4）当i=2~2N-2且i为偶数，更新后的数据写到互补的第2N-(i-1)块RAM中，并执行和步骤（1）相同的RAM内部地址更新规律。