[发明专利]码长可配置的部分折叠极化码译码器

权利要求书

1.一种码长可配置的部分折叠极化码译码器，其特征在于，包括：两个左信息处理单元阵列、两个右信息处理单元阵列、信息交换存储单元和码长配置控制单元，其中：每个信息处理单元阵列内部均设有多个信息处理单元，分别计算左信息计算公式或右信息计算公式，信息处理单元阵列中设有置换缓存以及两个选择器用于长码字的信息处理，信息交换存储单元存储信息处理单元阵列计算的中间信息用于下一次迭代，码长配置控制单元根据不同的码长配置四个信息处理单元阵列，并采用不同的移位寄存器以提高时钟频率；

所述的置换缓存以及两个选择器中，第一选择器对初始信息和来自同一方向的信息处理单元阵列以及置换缓存的输出进行选择，第二选择器对信息交换存储单元和来自相反方向的信息处理单元阵列以及置换缓存的输出进行选择，置换缓存用于接收来自各自信息处理单元阵列的接收结果，并输出完成信息索引排列的左信息或右信息至第一选择器。

2.根据权利要求1所述的码长可配置的部分折叠极化码译码器，其特征是，所述的置换缓存所属的信息处理单元阵列分别接收来自第一选择器和第二选择器的左信息或右信息，经BP译码计算得到结果，即：其中：g(a,b)＝sign(a)sign(b)min(|a|,|b|)，L为从右向左传播的信息，R为从左向右传播的信息，下标i,j分别为信息索引，上标t为目前的迭代次数。

3.根据权利要求1所述的码长可配置的部分折叠极化码译码器，其特征是，所述的信息处理单元阵列的输入端和内部加法器之后增设寄存器，采用两级流水设计架构以提高时钟频率。

4.根据权利要求1所述的码长可配置的部分折叠极化码译码器，其特征是，所述的移位寄存器，其内部预存不同码长情况下对第一选择器、第二选择器和信息交换存储单元的控制信息，该控制信息直接输出至第一选择器、第二选择器进行控制，或作为门控信号控制地址寄存器的自增操作，且该寄存器信号输出至信息交换存储单元。

5.根据权利要求1所述的码长可配置的部分折叠极化码译码器，其特征是，所述的移位寄存器两旁设有一对选择器，当任一时刻移位寄存器输出的比特为0，则输出选择器选择上侧的通路，即下一时刻地址保持不变；否则选择器选择下面的通路，即下一时刻的地址在该时刻的基础上进行自加或自减。

6.根据权利要求4所述的码长可配置的部分折叠极化码译码器，其特征是，所述的移位寄存器两旁设有一对选择器，当任一时刻移位寄存器输出的比特为0，则输出选择器选择上侧的通路，即下一时刻地址保持不变；否则选择器选择下面的通路，即下一时刻的地址在该时刻的基础上进行自加或自减。

7.一种根据权利要求1～6中任一所述的部分折叠极化码译码器的短码字译码方法，在码长为N的因子图两侧的初始信息排列为：R′⁽⁰⁾＝{R_(1,2),R_(3,4),…,R_(K-1,K)}，其中：R_(a,a+1)＝{r_1,a,r_1,a+1,r_2,a,r_2,a+1,…,r_K,a,r_K,a+1}，即将1024码长结构的部分折叠译码器可以同时处理8个码长为512的短码字。

8.一种根据权利要求1～6中任一所述的部分折叠极化码译码器的长码字译码方法，将码长为N_CW的因子图展开为log₂N_CW个阶段(列)，再将这些阶段分割成若干块，使得每个完整块内都是码长为N的因子图，在两个独立的阵列中计算log₂N个阶段，再进行阵列之间的信息交互，此时1024码长结构的部分折叠译码器可以同时处理2个码长为2048的长码字。