[发明专利]一种高精度、高稳定度频标电路

说明书

本发明涉及一种高精度、高稳定度频标电路，解决的是精度差、稳定度差、体积大的技术问题，通过采用控制器与FPGA单元连接，高精度时钟源连接到FPGA单元内的任意分频器，FPGA单元内的任意分频器连接控制累加器和整形电路，控制累加器通过控制逻辑控制任意分频器；整形电路通过恢复开关单元连接驱动电路阵列；恢复开关单元受控于选通控制单元；控制器用于接收控制指令完成对输出信号的频率设置，使能输出信号；FPGA单元用于接收设定频率值，并对高精度时钟源进行分频处理，输出设置的频标信号的技术方案，较好的解决了该问题，可用于频标电路中。

技术领域

本发明涉及惯性导航系统高精度I/F转换电路的测试领域，具体涉及一种高精度、高稳定度频标电路。

背景技术

在惯性导航系统高精度I/F转换电路的测试中提供高精度、高稳定度的频标信号。I/F转换电路作为惯性导航系统中的重要部件，其性能指标直接决定了导航系统的精确度，所以惯性导航系统在研制过程中必须对I/F转换电路的性能参数进行严格的测试。I/F转换电路的测试已经成为惯导产品生产过程中非常重要的组成部分。

目前惯性导航系统各大研究院所对高精度I/F转换电路的测试都是采用国外的信号发生器来提供高精度、高稳定度的频标信号进行的，该信号发生器体积大，不便于集成。本发明提供一种高精度、高稳定性的频标电路，用以解决以上问题。

发明内容

本发明所要解决的技术问题是现有技术中存在的精度差、稳定度差、体积大的技术问题。提供一种新的高精度、高稳定度频标电路，该高精度、高稳定度频标电路具有精度高、稳定度高、体积小的特点。

为解决上述技术问题，采用的技术方案如下：

一种高精度、高稳定度频标电路，所述高精度、高稳定度频标电路包括：控制器、高精度时钟源、FPGA单元、整形电路、恢复开关单元、驱动电路阵列以及选通控制单元；控制器与FPGA单元连接，高精度时钟源连接到FPGA单元内的任意分频器，FPGA单元内的任意分频器连接控制累加器和整形电路，控制累加器通过控制逻辑控制任意分频器；整形电路通过恢复开关单元连接驱动电路阵列；恢复开关单元受控于选通控制单元；控制器用于接收控制指令完成对输出信号的频率设置，使能输出信号；FPGA单元用于接收设定频率值，并对高精度时钟源进行分频处理，输出设置的频标信号。

本发明中，是采用FPGA处理器对高精度的时钟源进行分频的方式，实现频标信号的输出控制。控制器负责接收解析上位机发送的控制指令，完成对输出信号的频率设置，使能输出信号。FPGA处理器读取设定的频率值，由控制逻辑、任意分频器及累加器完成对高精度时钟源的分频处理，输出设置的频标信号，通过整形电路对信号进行整形，最后由驱动电路驱动输出。其中整形电路和驱动电路均可采用现成的方案。

上述方案中，为优化，进一步地，驱动电路阵列包含多个驱动子电路，每个驱动子电路互为备用支路；每个驱动子电路包含的电子元器件数量为N，N为大于1的正整数；每个电子元器件均配置有用于检测故障的故障检测单元，所述选通控制单元包括：所述驱动子电路的选通受控于恢复开关；恢复开关受控于恢复开关控制信号寄存器；恢复开关控制信号寄存器连接有故障计数器，故障计数器连接正常计数器；功能校验器连接电子元器件状态寄存器，电子元器件状态寄存器连接有电子元器件计数器和恢复开关控制信号寄存器；恢复开关控制信号寄存器控制恢复开关完成故障驱动子电路的切换，实现故障恢复；选通控制单元还包括激励信号产生器；故障计数器、正常计数器以及电子元器件计数器共同连接或门后，或门输出修复完成信号；故障计数器输出驱动电子元器件故障个数和故障进位，正常计数器输出正常电子元器件个数、正常进位，电子元器件计数器输出电子元器件数；电子元器件状态诊断结果存储在电子元器件状态寄存器中；电子元器件计数器从第一个电子元器件开始对所有电子元器件遍历计数；功能校验器通过接收电子元器件的校验信息、电子元器件故障检测单元反馈的响应信号分析计算出电子元器件的状态诊断结果并输出到电子元器件状态寄存器。