[发明专利]由形成计算设备的数据处理器实现的方法

说明书

本文中描述用于形成至少一个计算装置的一或多个数据处理器实施的方法。接收具有第一组网表及时序约束的目标电路设计。从第一移植网表及时序约束提取多个关键时钟引脚网络负载设置属性。在目标设计数据库被负载用于静态时序分析(STA)之后，通过将多个目标属性与最佳电路设计的多个最佳属性进行比较，在目标电路设计与最佳电路设计之间检查结果报告中的时钟引脚网络负载设置属性失配。在目标技术处使用此方法，具体地说，使用时序形式验证，提供属性失配以用于其它设计或时序约束修改及/或更新，以便基于移植网表及综合设计约束(SDC)实现有效设计时序会签。

技术领域

本揭露中所描述的技术大体上涉及集成电路系统芯片设计实施流程，且更具体地说，涉及当跨技术节点移植设计时的设计时序约束验证。

背景技术

用半导体装置来设计专用集成电路(application specific integratedcircuits；ASIC)和片上系统(System on Chips；SOC)可为耗时且具有挑战性的任务。设计移植是一种在不同技术中再使用先前设计电路区块的方式。通过设计移植，可将来自一种技术的电路区块移植到另一技术。这种移植可彻底地减少具有不同或替代电路和/或装置布局或生产方法的新ASIC和/或SOC半导体装置的设计时间。网表是电路区块的电子组件的列表及节点的列表，电子组件由所述节点连接。通过移植，为了在网表内实施结构设计，使用时序再验证来确保新设计符合性能目标(例如，期望操作时钟频率)。时序约束是应用于限定特殊设计的期望性能的一组给定路径或网络的一系列约束。时序属性是附加信息性标签、备注或符号性质，当对编译的设计数据库执行静态时序分析(STA)时，可采纳或查询所述性质。

发明内容

本揭露是针对一种由形成至少一个计算装置的一或多个数据处理器实施的方法包括以下多个操作：接收包括第一网表及第一组时序约束的目标电路设计；从第一网表及第一组时序约束提取多个目标属性；通过将所述多个目标属性与最佳(golden)电路设计的多个最佳属性进行比较来确定目标电路设计与最佳电路设计之间的属性失配；以及提供属性失配以用于网表及系统设计约束修改的其它设计迭代。所述多个操作中的至少一个由至少一个数据处理器执行。

附图说明

当结合附图阅读时从以下详细描述最好地理解本揭露的各方面。应注意，根据业界中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各种特征的尺寸。

图1示出根据本揭露的各种实施例的基于属性点的时序约束验证的使用的示例性应用。

图2示出根据本揭露的各种实施例的示出基于属性点的时序约束形式验证的示例性过程流程图。

图3示出根据本揭露的各种实施例的基于属性点的时序约束验证的另一示例性过程流程图。

图4示出根据本揭露的各种实施例的基于属性点的时序约束形式验证的另一示例性过程流程图。

图5示出根据本揭露的各种实施例的示例性最佳电路设计和示例性目标电路设计。

图6示出根据本揭露的各种实施例的已校正目标电路设计的所识别验证失败的示例性目标电路设计。

图7示出根据本揭露的各种实施例的可使用本文中所描述的基于属性点的时序约束形式验证方法论验证的另一示例性最佳电路设计和对应目标电路设计。

图8示出根据本揭露的各种实施例的可使用本文中所描述的基于属性点的时序约束形式验证方法论验证的另一示例性最佳电路设计和对应目标电路设计。

图9示出根据本揭露的各种实施例的可使用本文中所描述的基于属性点的时序约束形式验证方法论验证的另一示例性最佳电路设计和对应目标电路设计。

图10是根据本揭露的各种实施例的基于属性点的时序约束形式验证的示例性方法的流程图。