[发明专利]时钟校正方法、时钟数据恢复电路、芯片、接收端和终端

说明书

本公开的时钟校正方法、时钟数据恢复电路、芯片、接收端和终端，通过获取相位插值器所输出的同频率的至少两个时钟信号；其中，所述相位插值器被配置为维持所述至少两个时钟信号间的第一相位关系；获取在所述至少两个时钟信号分别同数据信号间形成第二相位关系时的所述相位插值器的相位控制码；基于所述至少两个时钟信号的所述相位控制码间的第一相位控制码差值、以及对应于所述第一相位关系的第二相位控制码差值，以计算相位控制码偏差值；根据所述相位控制码偏差值生成目标相位控制码，用于配置所述相位插值器以校正所述第一相位关系。本公开实施例中方案实现CDR电路恢复数据的高准确度、占用电路面积小及高精度。

技术领域

本说明书一个或多个实施例涉及电路制造技术领域，尤其涉及时钟校正方法、时钟数据恢复电路、芯片、接收端和终端。

背景技术

时钟数据恢复电路(Clock Data Recovery CDR)广泛应用于各种高速串行通信的场景中，例光通信、板级、芯片级的高速信号传输等等。其目的在于，从接收的的数据信号中，恢复出与其同步的时钟信号。

常见的时钟数据恢复电路(CDR)类型有例如基于锁相环(PLL)、延迟锁相环(DLL)或相位插值器(PI)实现。如图1所示，以基于PI实现的四相位半速采样CDR为例，四路时钟信号clk_i,clk_q,clk_ib,clk_qb用于对输入数据进行采样和恢复，且时钟频率是数据信号(data)的传输频率的一半。

请一并参阅图2。如图2所示，clk_i和clk_q为正交时钟，即相位相差90度。clk_ib和clk_qb分别是它们的反相时钟信号。当CDR锁定后，clk_i和clk_ib上升沿对齐数据信号中边沿位置；它们各自相位正交的时钟信号clk_q和clk_qb对齐数据信号中的数据中心位置，从中心位置采样数据信号以能获得较为准确数据。

但是在实际情况中，由于时钟信号clk_i和clk_q之间可能并非理想的相位正交，而是存在一定的偏差，则有可能导致CDR恢复出来的数据有误，并不准确。

目前有采用基于模拟电路的方式来实现所述偏差的纠正。

参考图2，其方案通过非正交(所述偏差造成)的时钟信号clk_i和clk_q合成(比如相位加权相加作为合成信号的相位)产生时钟信号clk_i_o，clk_i反相的clk_ib和clk_q合成产生时钟信号clk_q_o，clk_i_o和clk_q_o实现正交；通过与时钟信号clk_i反相的clk_ib以及与clk_q反相的clk_qb合成产生时钟信号clk_ib_o，clk_qb和clk_i合成产生时钟信号clk_qb_o，clk_ib_o和clk_qb_o间实现正交。

然而，这种方式需要实现上述较为复杂逻辑计算的模拟电路，会占用较大的电路面积和功耗。

发明内容

有鉴于此，本说明书一个或多个实施例的目的在于提出时钟校正方法、时钟数据恢复电路、芯片、接收端和终端。

本公开实施例中提供一种时钟校正方法，包括：获取相位插值器所输出的同频率的至少两个时钟信号；其中，所述相位插值器被配置为维持所述至少两个时钟信号间的第一相位关系；获取在所述至少两个时钟信号分别同数据信号间形成第二相位关系时的所述相位插值器的相位控制码；基于所述至少两个时钟信号的所述相位控制码间的第一相位控制码差值、以及对应于所述第一相位关系的第二相位控制码差值，以计算相位控制码偏差值；根据所述相位控制码偏差值生成目标相位控制码，用于配置所述相位插值器以校正所述第一相位关系。

可选的，所述第一相位关系指的是时钟信号间维持预设相位差。

可选的，所述第一相位关系指的是时钟信号间相位正交。

可选的，所述第二相位关系指的是时钟信号与数据信号边沿对齐。