[发明专利]一种基于双通道DDR3的SAR数据存储和访问方法及装置有效

专利信息
申请号: 202110129411.0 申请日: 2021-01-29
公开(公告)号: CN112947854B 公开(公告)日: 2022-08-19
发明(设计)人: 王国庆;谢宜壮;陈禾;陈亮 申请(专利权)人: 北京理工大学
主分类号: G06F3/06 分类号: G06F3/06
代理公司: 北京亿腾知识产权代理事务所(普通合伙) 11309 代理人: 陈霁
地址: 100081 *** 国省代码: 北京;11
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摘要:
搜索关键词: 一种 基于 双通道 ddr3 sar 数据 存储 访问 方法 装置
【说明书】:

本申请实施例公开了一种基于双通道DDR3的SAR数据存储和访问方法及装置,方法包括:将SAR数据矩阵分块后的子矩阵数据中相邻两行的数据以交叉映射方法存储至第一DDR3中;设计两组独立的存储单元第一DDR3和第二DDR3,在SAR成像系统中实现双通道流水式处理。本申请实施例提高了RAM的利用率,提高了SAR数据的访问效率。

技术领域

发明涉及雷达实时成像处理技术领域。尤其涉及一种基于双通道DDR3的SAR数据存储和访问方法及装置。

背景技术

合成孔径雷达(Synthetic Aperture Radar,SAR)是具有全天时、全天候、远距离等诸多优点的高分辨率成像雷达。由雷达成像的理论可以知道,要想使SAR具有更高分辨率的成像能力,就必须获取更多的数据量,所以高分辨SAR成像技术面临着大容量数据存储与处理的挑战。为了获得高分辨率的SAR图像,需要对这些海量的数据进行多次两维矩阵操作。根据现有的技术条件,在SAR成像实时处理系统中,SAR的原始回波数据需要在第三代双倍速率同步动态随机存储器(Double-Data-Rate Three Synchronous Dynamic RandomAccess Memory,DDR3 SDRAM)(以下简称DDR3)中进行存储。但由于芯片内部行激活、预充电时间的存在,在利用现场可编程门阵列(Field Programmable Gate Array,FPGA)对DDR3进行跳行读写数据时,其读写效率会严重下降,使得矩阵转置操作成为制约整个成像系统实时处理的瓶颈。

发明内容

由于现有方法存在随机存取存储器(Random Access Memory,RAM)利用率和数据访问效率低的问题,本申请实施例提出一种基于双通道DDR3的SAR数据存储和访问方法及装置。

第一方面,本申请实施例提出一种基于双通道DDR3的SAR数据存储和访问方法,包括:

S901,将SAR数据矩阵划分为若干个大小相等的子矩阵;

S902,将各个子矩阵按照顺序映射至第一DDR3中;其中,子矩阵的大小等于所述第一DDR3 一行可以存储的数据个数;

S903,将各个子矩阵中的数据按照交叉映射的方式对应存储至所述第一DDR3中的各行;其中,所述第一DDR3中的各行存储的数据为第一待处理数据;

S904,在SAR算法流程的本次操作中,从所述第一DDR3中读取第一阈值个数第一待处理数据并对其进行与本次操作对应的第一处理,得到第一阈值个数与本次操作对应的第一处理相应的第一数据,在将所述第一阈值个数与本次操作对应的第一处理相应的第一数据写入第二 DDR3中的同时,从所述第一DDR3中读取下一第一阈值个数所述第一待处理数据,重复读取与写入,直到所述第一DDR3中的所有第一待处理数据全部经过所述与本次操作对应的第一处理,并将得到的与本次操作对应的第一处理相应的第一数据全部写入第二DDR3中;

S905,在SAR算法流程的该次操作中,从所述第二DDR3中读取第二阈值个数与本次操作对应的第一处理相应的第一数据并对其进行与该次操作对应的第二处理,得到第二阈值个数与该次操作对应的第二处理相应的第二数据,在将所述第二阈值个数与该次操作对应的第二处理相应的第二数据写入第一DDR3中的同时,从所述第二DDR3中读取下一第二阈值个数与本次操作对应的第一处理相应的第一数据,重复读取与写入,直到所述第二DDR3中的所有与本次操作对应的第一处理相应的第一数据全部经过所述与该次操作对应的第二处理,并将得到的与该次操作对应的第二处理相应的第二数据全部写入第一DDR3中;

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