[发明专利]一种宽范围环形振荡器

说明书

本发明公开一种宽范围环形振荡器，包括至少一个延迟选择电路、环形振荡器、延迟选择寄存器和时钟分支。本发明宽范围环形振荡器的延迟选择电路消除了模拟电路中数字量到频率的任何方式的转换，采用延迟选择电路来控制环形振荡器的频率，并尽可能地扩大频率范围，同时在变频过程中保持电路的稳定性；延迟选择寄存器的时钟源是环形振荡器本身，无须外部的时钟信号；使用静态定时分析方法，以保证无故障，能够在无故障方案中产生宽范围的环形振荡器频率，适用于先进芯片制造工艺。

技术领域

本发明涉及芯片的信号处理技术领域，更具体地，涉及一种宽范围环形振荡器。

背景技术

目前，现有技术US7332978B2公开了无故障控制环形振荡器及相关方法，采用延时匹配机制来避免多路复用器延时选择中的故障，在数字电路设计中需要具备延时匹配技能。具体的，无故障控制的环形振荡器包括连接到门控和反向器或装置的可编程延迟链。在延迟链和门控和反向器之间可以提供一个锁存器或锁存装置，或者用于在禁用振荡器时登记时钟状态并将振荡器的输出设置为所登记的时钟状态的装置。

如图1-2所示，现有技术通过无故障变长环形振荡器合成全数字简单时钟(科学文摘数据库文章编号：14115673，作者：Jordi Pérez-Puigdemont,Francesc Moll andAntonio Calomarde.名称：All-Digital Simple Clock Synthesis Through a Glitch-Free Variable-Length Ring Oscillator,来源：IEEE电路与系统学报Ⅱ：简明摘要，inIEEE Transactions on Circuits and Systems II:Express Briefs,vol.61,no.2,pp.90-94,Feb.2014,doi:10.1109/TCSII.2014.2299096,网址：https://ieeexplore.ieee.org/document/6725696)，其中，图1的有缺陷的可变长环形振荡器(variablelengthring oscillator,VLRO)，当有效长度增加时，产生杂散振荡的输出信号；当有效时间长度改变(虚线)时，延迟线网保留产生杂散振荡的未知值。图2提出了抑制VLRO输出信号杂散振荡的解决方案，通过信号(P)用于只启用所需的延迟阶段，这样，当有效长度改变时(虚线)，所有的延迟线网保持一个零值，允许在不引入任何虚假振荡的情况下改变有效长度。无故障信号是由“通过(Pass)”和“选择(Select)”信号实现的，但实现无故障方案较复杂，本发明的目的是设计一种无故障、宽范围频率的片上时钟源，用于先进芯片制造工艺。

发明内容

本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供一种宽范围环形振荡器。

本发明解决其技术问题所采用的技术方案是：根据本发明的第一方面，提供一种宽范围环形振荡器，包括至少一个延迟选择电路、环形振荡器、延迟选择寄存器和时钟分支；

所述延迟选择电路的输出端与时钟分支的输入端连接，所述时钟分支的第一输出端与所述环形振荡器的输入端连接、所述时钟分支的第二输出端与所述延迟选择寄存器的第一输入端D1连接，所述环形振荡器的输出端与所述延迟选择电路的第一输入端连接；所述延迟选择寄存器的输出端与所述延迟选择电路的第二输入端、第三输入端连接；

从所述时钟分支产生的第一时钟信号通过所述延迟选择寄存器输出到所述延迟选择电路而产生第一延时d1，从所述时钟分支产生的第二时钟信号通过所述环形振荡器输出到所述延迟选择电路而产生第二延时d2，当所述第一延时d1＜第二延时d2-建立时间，即为无故障；所述建立时间，是指所述延迟选择寄存器产生的控制选择信号比所述第一时钟信号、第二时钟信号提早进入稳态而提前的时间。

优选地，所述第一延时，具体是所述时钟分支产生的第一时钟信号通过所述延迟选择寄存器延迟选择输入而产生的延时；所述第二延时，具体是所述时钟分支产生的第二时钟信号通过所述环形振荡器延迟选择输入而产生的延时。