[发明专利]用于高速互连的有序集

说明书

一种系统和装置可以包括用于发送数据的端口；以及耦合到端口的链路。该端口可以包括物理层设备(PHY)，其用于对物理层分组进行解码，该物理层分组是通过链路接收的。物理层分组可以包括与第一有序集相对应的第一位序列和与第二有序集相对应的第二位序列，第一位序列紧邻第二位序列。以预定的有序集间隔接收第一有序集，该预定的有序集间隔可以在流控制单位(flit)之后出现。第一有序集包括八个字节，第二有序集包括八个字节。在实施例中，可以通过针对有序集间隔的期望位检查接收到的位来确定有序集中的位错误。

本申请是2020年3月27日提交的申请号为202010230757.5的同名专利申请的分案申请。

相关申请的交叉引用

本申请根据35U.S.C.§119(e)要求于2019年5月13日提交的序号为62/846,913的美国临时专利申请的权益，其全部内容通过引用并入本文中。

背景技术

有序集是物理层分组，互连链路伙伴可以将其用于各种控制功能。例如，有序集可用于链路训练、电源管理、流量控制和其他物理层功能。

附图说明

图1示出了包括多核心心处理器的计算系统的框图的实施例。

图2A是根据本公开的实施例的包括两个重定时器的互连的系统的示意图。

图2B是示出了根据本公开的实施例的带内上游端口和重定时器配置的连接系统的示意图。

图3A是示出根据本公开的实施例的示例电空闲有序集的示意图。

图3B是示出根据本公开的实施例的示例性电空闲退出有序集的示意图。

图3C是示出根据本公开的实施例的示例跳过有序集的示意图。

图4是根据本公开的实施例的用于处理有序集的过程流程图。

图5是示出根据本公开的实施例的示例开始数据流有序集的示意图。

图6A是示出根据本公开的实施例的用于从低功率状态唤醒的示例有序集的示意图。

图6B是根据本公开的实施例的用于处理用于从低功率状态唤醒的有序集的处理流程图。

图7示出了包括互连架构的计算系统的实施例。

图8示出了包括分层栈的互连架构的实施例。

图9示出了在互连架构内要生成或接收的请求或分组的实施例。

图10示出了用于互连架构的发射器和接收器对的实施例。

图11示出了包括处理器的计算系统的框图的另一实施例。

图12示出了用于包括多个处理器插槽的计算系统的框的实施例。

图13示出了用于x4PCIe链路的具有每通道FEC方案的示例性流控制单位(flit)定义。

图14示出了针对x8和x2 PCIe链路的具有每通道FEC方案的示例性flit定义。

图15示出了针对各种PCIe链路宽度的具有每道FEC方案的示例性flit定义的flit特性的表格。

图16A-16C示出了根据各种放置规则的示例性flit分组序列。

图17示出了PCIe 5.0 TLP效率的表。

图18A是根据本公开的实施例的在收发设备对中实现的示例协议栈对的示意图。

图18B是根据本公开的实施例的示例逻辑PHY的示意图，该示例逻辑PHY包括用于对有序集进行编码和解码的逻辑元件。

附图未按比例绘制。