[发明专利]可作为处理电路的主存储访问的非易失性存储电路在审
| 申请号： | 202080048761.8 | 申请日： | 2020-05-04 |
| 公开（公告）号： | CN114041100A | 公开（公告）日： | 2022-02-11 |
| 发明（设计）人： | 克里斯托弗·尼尔·海因兹;杰西·加勒特·贝;亚历杭德罗·里科·卡罗;何塞·阿尔贝托·乔奥 | 申请（专利权）人： | ARM有限公司 |
| 主分类号： | G06F1/3225 | 分类号： | G06F1/3225;G06F1/3234;G06F12/02 |
| 代理公司： | 北京东方亿思知识产权代理有限责任公司 11258 | 代理人： | 杨佳婧 |
| 地址： | 英国*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 作为 处理 电路 主存 访问 非易失性 存储 | ||
提供一种非易失性存储电路(22)作为处理电路(4)可访问的主存储，例如寄存器、高速缓存、便笺式存储器、TLB或片上RAM。当存储在该非易失性存储电路的给定区域(149)中的信息未被使用时，电源控制电路(147)对所述给定区域断电。与使用易失性存储来实现主存储相比，这提供了更为频繁的节能机会。
背景技术
技术领域
本技术涉及数据处理领域。
数据处理装置可具有响应于指令执行数据处理的处理电路。该处理电路可在执行其数据处理时参考主存储电路。
发明内容
至少一些示例提供了一种装置，该装置包括：
处理电路，该处理电路用于响应于指令执行数据处理；
非易失性存储电路，该非易失性存储电路可由处理电路作为主存储访问；和
电源控制电路，该电源控制电路用于在存储在非易失性存储电路的给定区域中的信息未被使用时，对所述给定区域断电。
至少一些示例提供了一种装置，该装置包括：
用于响应于指令执行数据处理的装置；
作为主存储的用于非易失性存储的装置，该非易失性存储可由用于执行数据处理的装置访问；和
用于在存储在用于非易失性存储的装置的给定区域中的信息未被使用时对所述给定区域断电的装置。
至少一些示例提供了一种数据处理方法，该方法包括：
使用处理电路，响应于指令执行数据处理；
访问作为处理电路的主存储的非易失性存储电路；以及
当存储在非易失性存储电路的给定区域中的信息未被使用时，对所述给定区域断电。
本技术的另外的方面、特征和优点将从结合附图阅读的示例的以下描述中显而易见。
附图说明
图1示出了数据处理系统的示例；
图2示出了一个示例，其中由处理电路处理的多个线程中的每一者都具有使用非易失性存储实现的对应的线程专用寄存器存储区域；
图3示出了具有使用非易失性存储实现的线程专用高速缓存路径的示例；
图4示出了使用非易失性存储提供随机存取存储器(RAM)的线程专用区域的示例；
图5示出了用于根据处理电路的活动来控制非易失性主存储的区域是加电还是断电的控制逻辑的示例；
图6示出了在线程停止时对给定线程的存储区域断电的示例；
图7示出了非易失性存储中用于存储与不同操作状态相关联的状态的区域的示例；
图8示出了架构寄存器的不同子集的示例，这些子集可以使用非易失性存储来实现，使得它们可以在处理不需要寄存器的该特定子集的程序代码时被断电；
图9示出了用于存储与硬件线程相关联的上下文的非易失性存储的用途；并且
图10是示出控制由处理电路用作主存储的非易失性存储电路的区域的加电和断电的方法的流程图。
具体实施方式
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