[发明专利]具有完全扫描覆盖的基于三态和通过栅极的电路

说明书

描述了具有完全扫描覆盖能力的基于三态和通过栅极的复用器电路结构。所述电路在其输出端处提供确定性状态，从而避免硅的高阻抗(Z)逻辑状态。这是利用上拉晶体管、下拉晶体管或通过多级组合逻辑来实现的，该组合逻辑组合馈送至上拉或下拉晶体管的复用器选择信号/使能信号。

优先权申明

本申请要求于2019年5月6日提交的题为“具有完全扫描覆盖的基于三态和通过栅极的电路(TRISTATE AND PASS-GATE BASED CIRCUIT WITH FULL SCAN COVERAGE)”的美国专利申请第16/404,616号的优先权，该专利申请出于所有目的全文以引用方式并入。

背景技术

通过栅极(pass-gate)复用器广泛用于高速处理器中。某些电路的引脚(或节点)上的未检测故障可引起计算错误。此类的电路的选择引脚(或节点)处的故障可引起高阻抗(Z)输出状态，这些高阻抗输出状态无法利用测试仪来检测。此类电路的引脚(或节点)上的未检测故障可阻止我们区分良好芯片与故障芯片。可期望的是检测电路中的所有故障以满足超低百万分之缺陷率(DPM)，例如对于汽车行业的电路通常小于50。由于通过栅极复用器在高速电路中的大规模使用，由这些未检测故障导致的覆盖损失较大，并且必须被解决以满足超低百万分之缺陷率(DPM)标准。

附图说明

本公开的实施例将根据下文所给出的具体实施方式和本公开各种实施例的附图来更全面地理解；然而，该具体实施方式和附图不应视为将本公开限制到具体实施例，而是仅用于解释和理解。

图1A至图1B示出了电路，这些电路示出了由固定于0或1的逻辑导致的高阻抗输出状态。

图2A至图2B分别示出了4:1复用器和相关联的时序图。

图3根据一些实施例示出了4:1复用器电路。

图4A至图4B根据一些实施例分别示出了显示为固定于0的覆盖和固定于1的覆盖的图3的电路的时序图。

图5A至图5C根据一些实施例示出了通过栅极复用器。

图6根据一些实施例示出了具有额外扩散电容的基于非解码通过栅极的复用器。

图7A至图7B示出了曲线图，这些曲线图示出跨引脚的延迟影响以及延迟影响相对于复用器驱动强度。

图8示出了曲线图，该曲线图示出选择输入处的噪音源和输出处的响应。

图9根据本公开的一些实施例示出了具有基于三栅极和通过栅极的电路(其具有完全扫描覆盖)的智能装置或计算机系统或SoC(片上系统)。

具体实施方式

一些实施例描述了具有完全扫描覆盖能力的新颖的基于三态或通过栅极的复用器电路结构(或两者的组合)。电路在其输出处提供确定性状态，以避免硅的高阻抗(Z)逻辑状态。该电路可利用上拉晶体管、下拉晶体管或使用多级组合逻辑来实现，该组合逻辑组合馈送至上拉或下拉电路的复用器选择信号(select)和/或使能信号(enable)。

本文所描述的实施例提供了用以显著地提高或改善处理器和其它高速知识产权(IP)块上的测试覆盖的能力，这些块在现今片上系统(SoC)组合中是十分普遍的。这种测试覆盖提高是有价值的，因为其通过提升制造中的缺陷筛选能力而改善面向客户的出厂产品质量。这种能力对于不同成熟度的新代工艺是至关重要的。实施例还提供了改善的场内硬件诊断覆盖，和因此改善的功能安全性(FuSa)能力。其它技术效果根据各种附图和实施例将是显而易见的。

在下述描述中，讨论了许多细节以提供本公开的实施例的更全面解释。然而，对于本领域的技术人员将显而易见的是，本公开的实施例可在没有这些具体细节的情况下付诸实践。在其它情况下，周知的结构和装置以框图形式(而非详细地)示出以避免使本公开的实施例模糊。