[发明专利]提取CIS像元阵列电路寄生电阻电容的方法和系统

说明书

本发明提供一种提取CIS像元阵列电路寄生电阻电容的方法和系统，根据电路设计规则输出初始网表，根据所述初始网表生成初始版图，添加标识至主单元初始版图、子单元初始版图和第二电路初始版图；根据所述主单元初始版图生成具有第一寄生参数的第一寄生网表，以及根据所述第二电路初始版图生成具有第二寄生参数的第二寄生网表；根据所述标识混合所述第一寄生网表和所述第二寄生网表，生成混合寄生网表。本发明提供一种提取CIS像元阵列电路寄生电阻电容的方法，结合了三维场解析提取的高精度以及版图寄生模型匹配寄生提取的快速的特点，实现了寄生信息快速且准确的提取。

技术领域

本发明涉及半导体集成电路制造领域，更具体地，涉及一种提取 CIS像元阵列电路寄生电阻电容的方法和系统。

背景技术

随着半导体技术的发展，集成电路(IC)已经趋向于小部件尺寸，诸如65纳米、45纳米、32纳米及以下。具有小部件尺寸的半导体技术导致半导体制造和设计之间更多的互动。例如，对于具有小部件尺寸的器件，寄生效应的影响将变得更重要。

集成电路设计采用电路图和版图设计和建模。在版图上执行寄生电阻电容提取并创建描述电路的连通性、电阻特性、电容特性及其他器件尺寸、电性的RC网表。根据RC网表进行等效电路仿真来评估版图的合理性。可以执行布局对原理图(layout-versus-schematic,LVS) 验证以验证布局数据是否与原理图数据相同。例如，在LVS验证中，可以验证布局数据的网络、器件和参数是否与原理图数据的网络、器件和参数相同。

由于用于连接不同的电阻器元件的互连件导致的寄生参数，半导体电阻器的布局可能导致多种电阻变化。这些变化可能导致两个半导体电阻器之间的比值的变化。如此，可能对一些关键的性能指标，诸如时序、噪音和可靠性造成不利的影响。对于版图设计更大的CIS 像元阵列版图而言，传统的寄生电阻电容提取方法无法满足精确性。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，本发明第一方面提供一种提取CIS像元阵列电路寄生电阻电容的方法。

为实现上述目的，本发明的技术方案如下：

一种提取CIS像元阵列电路寄生电阻电容的方法，包括：

步骤S01：根据电路设计规则输出初始网表，所述初始网表具有耦连的第一电路和第二电路，所述第一电路包括耦连的1个主单元和 N个子单元，所述子单元复制所述主单元，N为大于或等于0的整数；

步骤S02：根据所述初始网表生成初始版图，所述初始版图包括主单元初始版图、N个子单元初始版图和第二电路初始版图；

步骤S03：添加标识至所述主单元初始版图、所述子单元初始版图和所述第二电路初始版图；

步骤S04：根据所述主单元初始版图生成具有第一寄生参数的第一寄生网表，以及根据所述第二电路初始版图生成具有第二寄生参数的第二寄生网表；

步骤S05：根据所述标识混合所述第一寄生网表和所述第二寄生网表，生成混合寄生网表；其中，

所述第一寄生参数包括所述主单元的主单元寄生参数；所述第二寄生参数包括所述第二电路的第二电路寄生参数、所述主单元与所述子单元之间以及与所述第二电路之间的引脚信息。

优选地，所述第一寄生网表的生成包括：步骤S04-11：对所述主单元初始版图执行第一检查，并生成主单元第一版图；步骤S04-12：对所述主单元第一版图执行第一提取，生成所述第一寄生参数和初始第一寄生网表；步骤S04-13：复制N个所述初始第一寄生网表并与所述初始第一寄生网表拼接，生成所述第一寄生网表。

优选地，所述第一检查包括第一LVS检查；所述第一提取包括三维场解析提取；所述主单元寄生参数包括所述主单元与所述子单元之间的耦合电容、所述主单元的寄生电阻和寄生电容中的一个或两个。