[发明专利]FPGA芯片及FPGA子芯片的互联方法

权利要求书

1.一种FPGA芯片，其特征在于，包括至少两颗FPGA子芯片和至少一条高速串行通道，通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口，其中，所述高速串行通道的数量不小于所述FPGA子芯片的数量，或所述高速串行通道的数量比所述FPGA子芯片的数量少1。

2.根据权利要求1所述的FPGA芯片，其特征在于，所述FPGA子芯片的数量大于2时，每一个所述FPGA子芯片均与两个所述FPGA子芯片连接。

3.根据权利要求1或2所述的FPGA芯片，其特征在于，所述FPGA子芯片之间还通过双向接口连接，以实现所述FPGA子芯片之间的握手控制。

4.根据权利要求1所述的FPGA芯片，其特征在于，所述FPGA子芯片的时钟输入管脚与相邻所述FPGA子芯片的时钟输出管脚或片外时钟单元连接。

5.根据权利要求1所述的FPGA芯片，其特征在于，所述FPGA子芯片包括时钟管理单元，一个所述时钟管理单元与6～10条所述高速串行通道连接，以驱动所述高速串行通道。

6.根据权利要求5所述的FPGA芯片，其特征在于，所述高速串行接口发射端的时钟相位为1，所述高速串行接口接收端的时钟相位为3。

7.根据权利要求5或6所述的FPGA芯片，其特征在于，所述时钟管理单元通过时钟树传输时钟信号，以实现对所述高速串行通道的时钟控制。

8.根据权利要求1所述的FPGA芯片，其特征在于，两个所述高速串行接口分别为第一高速串行接口和第二高速串行接口，所述第一高速串行接口包括第一发射端和第一接收端，所述第二高速串行接口包括第二发射端和第二接收端，所述高速串行通道包括第一高速串行子通道和第二高速串行子通道，所述第一发射端的第一端和所述第一接收端的第二端均与所述第一高速串行子通道的一端连接，所述第二发射端的第二端和所述第二接收端的第一端均与所述第一高速串行子通道的另一端连接，所述第一发射端的第二端和所述第二接收端的第一端均与所述第二高速串行子通道的一端连接，所述第二发射端的第一端和所述第二接收端的第二端均与所述第二高速串行子通道的另一端连接。

9.根据权利要求1所述的FPGA芯片，其特征在于，两个所述高速串行接口分别为第一高速串行接口和第二高速串行接口，所述第一高速串行接口包括第一发射端、第一接收端和第一发射抵消端，所述第二高速串行接口包括第二发射端、第二接收端和第二发射抵消端，所述高速串行通道包括第一高速串行子通道和第二高速串行子通道，所述第一发射端的第二端、所述第一接收端的第一端和所述第一发射抵消端的第一端均与所述第一高速串行子通道的一端连接，所述第二发射端的第二端、所述第二接收端的第一端和所述第二发射抵消端的第一端均与所述第一高速串行子通道的另一端连接，所述第一发射端的第一端、所述第一接收端的第二端和所述第一发射抵消端的第二端均与所述第二高速串行子通道的一端连接，所述第二发射端的第一端、所述第二接收端的第二端和所述第二发射抵消端的第二端均与所述第二高速串行子通道的另一端连接，所述第一发射端的第一端和第二端还分别与所述第一发射抵消端的第三端和第四端连接，所述第二发射端的第一端和第二端还分别与所述第二发射抵消端的第三端和第四端连接。

10.一种FPGA子芯片的互联方法，其特征在于，包括以下步骤：

S0：提供至少两颗FPGA子芯片和至少一条高速串行通道，其中，所述高速串行通道的数量不小于所述FPGA子芯片的数量，或所述高速串行通道的数量比所述FPGA子芯片的数量少1；

S1：通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口。

11.根据权利要求10所述的FPGA子芯片的互联方法，其特征在于，还包括连接不同FPGA子芯片之间的双向接口，以实现所述FPGA子芯片之间的握手控制。