[发明专利]嵌入式系统中加快SM9双线性对运算的实现方法及装置

权利要求书

1.一种嵌入式系统中加快SM9双线性对运算的实现方法，其特征在于，第一寄存器中预存储有第三坐标数据，第五寄存器中预存储有第一坐标数据，包括如下步骤：

步骤S1，协处理器对第一寄存器中的第一数据进行二次扩域乘法运算，得到第一运算结果，所述协处理器对所述第一寄存器中的第二数据进行二次扩域乘法运算，得到第二运算结果，将所述第一运算结果存储到对应的第二寄存器中及将所述第二运算结果存储到对应的第三寄存器中；

步骤S2，所述协处理器对所述第二寄存器中的数据和第三寄存器中的数据进行二次扩域乘法运算，得到对应的运算结果，将所述运算结果存储到第四寄存器中；

步骤S3，所述协处理器对所述第四寄存器中的数据和第五寄存器中的数据进行一次扩域乘法运算，将得到的运算结果更新所述第四寄存器中的数据；

步骤S4，所述协处理器对所述第四寄存器中的数据进行二次扩域加法运算，将得到的运算结果存储到RAM的第三存储区和第四存储区；

步骤S5，所述协处理器对所述RAM的第三存储区中的数据和第四存储区中的数据进行逆元运算，将得到的运算结果更新所述RAM的第三存储区中的数据和第四存储区中的数据；

步骤S6，所述协处理器对所述第一寄存器的数据进行二次扩域乘法运算，得到对应的第一运算结果和第二运算结果，将所述第一运算结果更新所述第二寄存器中的数据及将所述第二运算结果更新所述第三寄存器中的数据；

步骤S7，所述协处理器对所述第三寄存器中的数据进行二次扩域加法运算，将得到的运算结果更新所述第四寄存器中的数据；

步骤S8，所述协处理器对所述第二寄存器中的数据和所述第四寄存器中的数据进行二次扩域加法运算，将得到的运算结果更新所述第二寄存器中的数据；

步骤S9，所述协处理器对所述RAM的第十一存储区中的数据和第十二存储区中的数据进行清零处理；

步骤S10，所述协处理器对所述第三寄存器中的数据和所述RAM的第十一存储区中的数据进行二次扩域减法运算，将得到的运算结果存储到所述RAM的第九存储区和第十存储区中；

步骤S11，所述协处理器对所述第五寄存器中的第二数据和所述RAM的第九存储区中的数据进行二次扩域乘法运算，将得到的运算结果存储到所述RAM的第九存储区中，以及，对所述第五寄存器中的第二数据和所述RAM的第十存储区中的数据进行二次扩域乘法运算，将得到的运算结果存储到所述RAM的第十存储区中；

步骤S12，所述协处理器对所述第一寄存器中的数据和所述RAM的存储区中的数据进行二次扩域运算，将得到的运算结果存储到所述RAM的存储区中；

步骤S13，所述协处理器对所述RAM的存储区中的数据进行四次扩域加法运算，将得到的运算结果存储到所述RAM的存储区中；

步骤S14，所述协处理器对所述第二寄存器中的数据和所述RAM的存储区中的数据进行二次扩域加法运算，将得到的运算结果存储到所述RAM的存储区中；

步骤S15，所述协处理器将所述RAM中的数据存入第六寄存器的数据组中。

2.如权利要求1所述的方法，其特征在于，所述步骤S4，包括：

所述协处理器对所述第四寄存器中的数据进行二次扩域加法运算，将得到的运算结果存储到RAM的第三存储区和第四存储区；

所述协处理器对所述RAM的第三存储区中的数据、所述RAM的第四存储区中的数据和所述第四寄存器中的数据进行二次扩域加法运算，将得到的运算结果分别更新所述RAM的第三存储区中的数据和所述RAM的第四存储区中的数据。

3.如权利要求1所述的方法，其特征在于，所述步骤S6，包括：

所述协处理器对所述第一寄存器的第一数据和所述第二寄存器中的数据进行二次扩域乘法运算，得到第一运算结果，将所述第一运算结果更新所述第二寄存器中的数据；

所述协处理器对所述第一寄存器的第二数据和所述第三寄存器中的数据进行二次扩域乘法运算，得到第二运算结果，将所述第二运算结果更新所述第三寄存器中的数据。