[发明专利]一种制造集成电路的方法和系统

说明书

本发明涉及一种制造集成电路的方法和系统。该方法包括：根据第一晶圆上的第一组叠加标记获得量测数据，所述第一组叠加标记设置于所述第一晶圆上的第一区域；根据第一模型以及所述量测数据获得第一参数组；将所述第一参数组投影到第二晶圆上的第二区域以获得模拟补偿数据，其中所述第二区域包含数量大于所述第一组叠加标记的第二组叠加标记。

技术领域

本发明大体上涉及半导体技术领域，更具体地，涉及一种制造集成电路的方法和系统。

背景技术

在集成电路制造领域，光刻工艺是一种关键的工艺，其工艺质量直接影响集成电路的成品率、可靠性、芯片性能以及使用寿命等参数指标。光刻工艺的工艺质量改进与这些参数指标的稳定性息息相关。

一种类型的光刻工艺，称为光刻法，其通过将诸如紫外光的光线照射掩膜板，使得掩膜板上的图案曝光到晶圆上的光刻胶。光刻胶包括当暴露于紫外光照射时经历化学转变的一个或多个组件。因而光刻胶发生的特性变化允许选择性的去除光刻胶的曝光部分或者未曝光部分。这样，光刻工艺可将来自掩模版的图案转移到光刻胶，然后选择性的去除光刻胶以显露图案。此外，可以重复以上步骤，以实现叠加多个图案层的光刻工艺。

随着半导体工艺技术的不断革新，如何对多个图案层的叠加偏差进行控制已经成为集成电路成品率的关键因素。如何改善叠加偏差已成为半导体行业面临的主要挑战之一。另一方面，由于掩膜板尺寸的限制，在CCD(电荷耦合器件)和CIS(CMOS成像传感器)制造中广泛采用拼接技术。如何控制拼接偏差是另一个挑战。

在高数值孔径EUV(极紫外光)光刻技术中引入了歪象校正透镜(Anamorphiclens)，以使图案层具有更高的分辨率。这项技术需要将掩膜板上的图形沿单一方向拉伸进行形变(例如沿着X方向)，掩膜板上经过形变的图形需多次曝光并经由拼接技术形成晶圆上的图案层。拼接偏差的控制在高数值孔径EUV光刻技术中亦显不可或缺。叠加偏差与拼接偏差的校正在光刻工艺中扮演了重要角色。

发明内容

本发明实施例的目的之一在于提供一种制造集成电路的方法和系统，其可对拼接偏差和叠加偏差进行校正，有效地改善了拼接偏差和叠加偏差。

本发明一实施例提供了一种制造集成电路的方法，其包括：根据第一晶圆上的第一组叠加标记获得量测数据，所述第一组叠加标记设置于所述第一晶圆上的第一区域；根据第一模型以及所述量测数据获得第一参数组；将所述第一参数组投影到第二晶圆上的第二区域以获得模拟补偿数据，其中所述第二区域包含数量大于所述第一组叠加标记的第二组叠加标记。

本发明另一实施例提供了一种制造集成电路的方法，其包括：在第一晶圆上的第一区域内界定第一子区域以及第二子区域，其中所述第一区域设置有第一组叠加标记；将第一模型应用于与所述第一组叠加标记相关联的量测数据以获得第一参数组；将所述第一参数组投影到与所述第一区域具有相同布局的第二晶圆上的第二区域以获得模拟补偿数据。

本发明又一实施例还提供了一种用于制造集成电路的系统，其包括：处理器、存储有计算机可执行指令的非易失性计算机可读媒体以及处理台。存储有计算机可执行指令的非易失性计算机可读媒体耦合至所述处理器。处理台用以支撑晶圆。其中所述处理器可执行所述计算机可执行指令以在所述晶圆上实施根据前述实施例中所述的制造集成电路的方法。

附图说明

图1为根据本发明一实施例的晶圆的示意图。

图2(a)为根据本发明一实施例的第一晶圆上的某一区域的示意图。

图2(b)为根据本发明另一实施例的第一晶圆上的某一区域的示意图。

图3为根据本发明一实施例的制造集成电路的方法流程图。

图4(a)及图4(b)说明了根据本发明一实施例的投影操作的示意图。

图5为根据本发明一实施例的第一晶圆上的各个区域的叠加偏差向量图。