[发明专利]前向纠错（FEC）编解码器的编码器和解码器

说明书

本文的实施例描述了一种用于生成针对消息的校验字节的FEC编解码器。该FEC编解码器包括具有存储单元、伽罗瓦域乘法器和求和单元的端口编码器。存储单元存储第一阶段结果，该第一阶段结果是基于针对从第一时钟周期到紧接在当前时钟周期之前的时钟周期的所有时钟周期的消息的输入字节的先前集合而累积的。伽罗瓦域乘法器对第一阶段结果和alpha的幂执行伽罗瓦域乘法以生成伽罗瓦域乘积。求和单元对基于当前时钟周期的合并的字节的内部输入和伽罗瓦域乘积执行伽罗瓦域加法，以生成第二阶段结果，以供随后用于生成校验字节。可以描述和/或要求保护其他实施例。

相关申请

本申请根据35 U.S.C§119要求享有于2020年4月8日提交的美国临时申请第63/006,979号的优先权，其内容通过引用以其整体并入本文。

技术领域

各种实施例可以总体上涉及通信和计算的领域，并且可以具体地涉及用于前向纠错(FEC)编解码器的编码器/解码器，其特别地应用于计算机总线和/或与计算机总线耦合的设备。

背景技术

出于总体上呈现本公开内容的上下文的目的，本文提供了背景描述。除非本文另外指出，否则本节中描述的材料不是本申请的权利要求书的现有技术，并且并不由于包含于本节中而被承认是现有技术。

计算机系统或平台可以包括许多组件(例如，主机)，其包括中央处理单元(CPU)、存储器、芯片组和/或通过一条或多条计算机总线耦合在一起的许多其他设备。计算机总线是一种通信系统，其可以在设备或计算机内部的组件之间或者在计算机之间传输数据。计算系统或平台可以广泛地使用耦合到计算机总线的各种设备。计算机总线可以包括相关的硬件组件(电线、光纤等)和软件，包括通信协议。可能存在许多种计算机总线，例如，串行总线或并行总线。编解码器可以包括编码器、解码器或两者。

附图说明

通过以下结合附图的详细描述，将容易地理解实施例。为了促进该描述，相同的附图标记指代相同的结构元件。在附图的图中，通过示例而非限制的方式示出了实施例。

图1示出了根据各种实施例的示例装置，该示例装置包括通过计算机总线耦合到另一设备的设备。

图2示出了根据各种实施例的示例平面前向纠错(FEC)编码器实现方式。

图3(a)-3(b)示出了根据各种实施例的示例FEC编码器和解码器。

图4示出了根据各种实施例的由FEC编解码器的端口编码器执行的高级逻辑图和操作。

图5示出了根据各种实施例的针对FEC的alpha幂和数据字节关联。

图6示出了根据各种实施例的用于×8配置的alpha幂。

图7示出了根据各种实施例的用于×4配置的alpha幂。

图8(a)-8(b)示出了根据各种实施例的各种解码算法。

图9示出了根据各种实施例的适用于实践本公开的各个方面的示例设备。

图10示出了根据各种实施例的具有用于实践参考图1-9描述的方法的指令的存储介质。

具体实施方式

以下具体实施方式参考附图。在不同的附图中可以使用相同的附图标记来标识相同或相似的元件。在下面的描述中，出于解释而非限制的目的，阐述了诸如特定结构、架构、接口、技术等之类的具体细节，以便提供对各种实施例的各种方面的透彻理解。然而，将对于受益于本公开的本领域技术人员显而易见的是，可以在脱离这些具体细节的其他示例中实践各种实施例的各种方面。在某些实例中，省略了对公知的设备、电路和方法的描述，以免以不必要的细节模糊对各种实施例的描述。