[发明专利]一种由ADC控制的数控衰减器

权利要求书

1.一种由ADC控制的数控衰减器，其特征在于，包括依次连接的ADC单元和数控衰减器单元，所述ADC单元的模拟输入端与模拟电压连接，所述ADC单元的输出端分别与所述数控衰减器单元的控制输入端对应连接；

其中，所述ADC单元接收模拟电压输入的信号，并将其转换为数字二进制码，然后传输给数控衰减器单元；

所述数控衰减器单元的输入端接收射频信号后，由ADC单元控制数据衰减器单元从而调控射频信号的增益幅度，射频信号经过衰减控制后输出；

所述ADC单元包括正参考电压端V_REF+、负参考电压端V_REF-、模拟电压输入端IN、依次串联的电阻R0-R7、依次并联的比较器C1-C7、锁存器L1-L7，每个比较器和锁存器级联成一个比较锁存器，所述ADC单元还包括交互连接的与门AND1-AND3、与非门NAND1-NAND2、反相器N1和N2、或门OR1-OR3；

其中，电阻R0的一端接负参考电压端V_REF-，另一端接电阻R1和比较器C1的参考输入端；电阻R1的另一端接电阻R2和比较器C2的参考输入端；电阻R2的另一端接电阻R3和比较器C3的参考输入端；电阻R3的另一端接电阻R4和比较器C4的参考输入端；电阻R4的另一端接电阻R5和比较器C5的参考输入端；电阻R5的另一端接电阻R6和比较器C6的参考输入端；电阻R6的另一端接电阻R7和比较器C7的参考输入端；电阻R7的另一端接正参考电压端V_REF+； 比较器C1至C7的电压输入端接模拟电压输入端IN；比较器C1至C7的输出端分别接锁存器L1至L7的电压输入端；锁存器L1至L7的时钟控制端均接负时钟信号CLKN；

锁存器L1的输出端接与门AND1的正输入端；锁存器L2的输出端接与门AND1的负输入端和与非门NAND1的正输入端；锁存器L3的输出端接与门AND2的正输入端；锁存器L4的输出端接与门AND2的负输入端、与非门NAND1的负输入端和反相器N1的输入端；锁存器L5的输出端接与门AND3的正输入端；锁存器L6的输出端接与门AND3的负输入端和与非门NAND2的负输入端；锁存器L7的输出端接或门OR1的一个输入端；或门OR1的另一个输入端接与门AND3的输出端；与非门NAND1的输出端接与非门NAND2的正输入端；与门AND1的输出端接或门OR3的一个输入端；与门AND2的输出端接或门OR3的另一个输入端；与门AND3的输出端接或门OR1的另一个输入端；反相器N1的输出端接反相器N2的输入端；或门OR1的输出端接或门OR2的一个输入端；或门OR3的输出端接或门OR2的另一个输入端；反相器N2的输出端抽出为最高位数据输出bit2；或门OR2的输出端抽出为最低位数据输出bit0；与非门NAND2的输出端抽出为中位数据输出bit1。

2.根据权利要求1所述的一种由ADC控制的数控衰减器，其特征在于，所述比较锁存器包括电阻R8-R12、晶体管Q1-Q9、二极管D1-D6；

其中，电阻R8的一端接电阻R9和电阻R10，电阻R9的另一端接晶体管Q1的集电极、晶体管Q6的集电极和晶体管Q8的基极，电阻R10的另一端接晶体管Q2的集电极、晶体管Q7的集电极和晶体管Q9的基极，晶体管Q1的基极接模拟输入电压IN晶体管Q2的基极接由电阻链产生的参考电压V_REF，晶体管Q1和晶体管Q2的发射极连接后接晶体管Q3的集电极，晶体管Q6和晶体管Q7的发射极连接后接晶体管Q4的集电极，晶体管Q3的基极接正时钟信号CLK，晶体管Q4的基极接负时钟信号CLKN，晶体管Q3和晶体管Q4的发射极连接后接晶体管Q5的集电极，晶体管Q5的基极接偏置电压VB，晶体管Q9的发射极连接二极管D1的阳极，二极管D1阴极接二极管D2的阳极，二极管D2阴极接二极管D3的阳极，二极管D3的阴极接电阻R12的上端抽出为正输出OUT，正输出OUT再反馈接至晶体管Q6的基极；

晶体管Q8的发射极连接二极管D4的阳极，二极管D4阴极接二极管D5的阳极，二极管D5阴极接二极管D6的阳极，二极管D6的阴极接电阻R11的上端抽出为负输出OUTN，负输出OUTN再反馈接至晶体管Q7的基极，电阻R8的另一端连接晶体管Q8和晶体管Q9的集电极后接模拟地GND，电阻R11和电阻R12的另一端连接后，连至晶体管Q5的发射极再接至负电源VEE。