[发明专利]一种确定block端口时钟域的方法

说明书

本发明创造提供了一种确定block端口时钟域的方法，包括以下步骤：S1、在STA工具中得到各个port的timing report；S2、对得到的timing report进行批量的分析处理。本发明创造有益效果：一种确定block端口时钟域的方法首先对STA工具进行进行必要的设置，读入设计网表，经STA工具分析后输出timing report；然后对timing report进行批量处理得到各个port所属的时钟域，同时批量处理的方法可以写成一个自动执行的脚本，以便于快速调用，同时通过STA工具结合脚本工具自动提取port时钟域信息的方法，具有通用性、高效性、准确性。

技术领域

本发明创造属于数字电路静态时序分析技术领域，尤其是涉及一种确定block端口时钟域的方法。

背景技术

数字集成电路产品已经渗透到我们日常生活的方方面面，从简单的电动玩具、路灯控制等到pos机、智能手机、电脑等复杂的应用，这些集成电路的应用场景千差万别，其复杂度也差别巨大。对于复杂的应用场景，集成电路的集成度是很高的，例如5nm的手机处理器麒麟9000中总共集成了153亿个晶体管。面对如此复杂的集成电路，可能需要成百上千人的研发团队，设计过程要采用模块化的设计，将复杂的设计分解为许多个相当简单的功能模块，然后由不同的设计人员分别设计完成，再在顶层将所有的模块集成为一个完整的芯片。另一方面，对于EDA工具及运行EDA工具的服务器来说直接进行芯片级的设计也是不现实的，也需要将整个复杂的设计分解为相对简单的模块，以便于计算机辅助设计。

另外模块化设计还有其它一些优点，例如利于模块的复用，从而缩短开发周期，节省开发成本。由此可见，模块化设计是复杂芯片设计中一个非常重要的手段。

在整个芯片的开发过程中，时序分析(STA，static timing analysis)是很重要的一环，直接决定着最终的芯片是否能正常的工作。进行时序分析工作需要首先确定每个port对应的时钟域。对于模块化的设计来说，模块的端口所属的时钟域是需要设计人员提供给综合、时序分析人员的。设计人员一般是通过自己对设计的了解人工提取的，这种人工的方法可能存在失误。另一方面对于从其它途径得到的IP，可能没有提供port的时钟域信息或者相关的信息不全，这就需要STA人员自己来提取。

发明创造内容

有鉴于此，本发明创造旨在提出一种确定block端口时钟域的方法，通过STA工具结合脚本工具自动提取port时钟域信息的方法，具有通用性、高效性、准确性。首先对STA工具进行进行必要的设置，读入设计网表，经STA工具分析后输出timing report；然后对timing report进行批量处理得到各个port所属的时钟域，同时批量处理的方法可以写成一个自动执行的脚本，以便于快速调用。

为达到上述目的，本发明创造的技术方案是这样实现的：

一种确定block端口时钟域的方法，包括以下步骤：

S1、在STA工具中得到各个port的timing report；

S2、对得到的timing report进行批量的分析处理。

进一步的，执行步骤S1用于获取以下信息：

A1、除时钟port外所有的input及output port；

A2、各个port到各个时钟域的timing report；

获取A2中所述的信息时需预先移除所有的clock group、case analysis、disabletiming、input delay、output delay。