[发明专利]毫米波通信中数据同步并行化的FPGA实现方法及系统

说明书

本发明提供了一种毫米波通信中数据同步并行化的FPGA实现方法及系统，包括：步骤S1：获取合理帧结构构造结果信息；步骤S2：使用采样率大于设定阈值的AD芯片和JESD204B接口，获取训练序列待准备信息；步骤S3：进行训练序列，获取训练序列结果信息；步骤S4：进行粗同步并行化，获取粗同步并行化结果信息；步骤S5：进行精同步并行化，获取精同步并行化结果信息；步骤S6：获取毫米波通信中数据同步并行化的FPGA实现结果信息。本发明中，进行采样点数据的并行化处理，由于采样速率极高，系统处理时钟不能够满足数据处理的需求，所以对数据进行并行化处理，来降低对系统时钟的需求，可以进行稳定的数据同步处理。

技术领域

本发明涉及FPGA实现技术领域，具体地，涉及一种毫米波通信中数据同步并行化的FPGA实现方法及系统。

背景技术

现有技术中亟需一种毫米波通信中数据同步并行化的FPGA实现方法及系统。

专利文献CN208190613U公开了一种基于FPGA实现的分数阶积分器，包括：量化模块，用于量化分数阶积分器的系数，得到分数阶积分器时域下的差分表达式；FPGA模块，用于根据所述差分表达式，将所述分数阶积分器的实现分解为无反馈结构的零点系数的FPGA实现、无反馈结构的极点系数的FPGA实现及无反馈结构的顶层运算的FPGA实现。该专利提高了高阶IIR滤波器的系统稳定性，并简化了系统结构。该专利并不能很好地进行毫米波通信中数据同步并行化的FPGA实现。

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种毫米波通信中数据同步并行化的FPGA实现方法及系统。

根据本发明提供的一种毫米波通信中数据同步并行化的FPGA实现方法，包括：步骤S1：根据合理帧结构构造控制信息，获取合理帧结构构造结果信息；步骤S2：根据合理帧结构构造结果信息，使用采样率大于设定阈值的AD芯片和JESD204B接口，获取训练序列待准备信息；步骤S3：根据训练序列待准备信息，进行训练序列，获取训练序列结果信息；步骤S4：根据训练序列结果信息，进行粗同步并行化，获取粗同步并行化结果信息；步骤S5：根据粗同步并行化结果信息，进行精同步并行化，获取精同步并行化结果信息；步骤S6：根据精同步并行化结果信息，获取毫米波通信中数据同步并行化的FPGA实现结果信息。

优选地，所述步骤S4包括：步骤S4.1：接收序列的路数划分，进行并行化粗同步的提前准备；步骤S4.2：对每路数据进行滑动自相关。

优选地，所述步骤S4还包括：

步骤S4.3：根据能量初步判断同步的起始点；

步骤S4.4：为下一步的精同步做数据准备。

优选地，所述步骤S5包括：

步骤S5.1：根据粗同步的结果，和预先存储的本地序列进行互相关运算；

步骤S5.2：本地互相关序列的存储方式同样按照8路并行化进行设置；

将采样数据分成8路数据分别进行同步检测，每一路的信号分别与本地序列做互相关，互相关序列长度是128，分为8路，每路的本地序列是128/8＝16，由此得到的8个序列如下：

C1＝[1-11-11-1-11-11-111-1-11]；

C2＝[11-1-11111-1-1111111]；

C3＝[-1-1-1-1-1-1111111-1-111]；

C4＝[-111-1-11-111-1-11-11-11]；

C5＝[-11-11-111-11-11-1-111-1]；

C6＝[-1-111-1-1-1-111-1-1-1-1-1-1]；