[发明专利]毫米波通信中数据同步并行化的FPGA实现方法及系统

权利要求书

1.一种毫米波通信中数据同步并行化的FPGA实现方法，其特征在于，包括：

步骤S1：根据合理帧结构构造控制信息，获取合理帧结构构造结果信息；

步骤S2：根据合理帧结构构造结果信息，使用采样率大于设定阈值的AD芯片和JESD204B接口，获取训练序列待准备信息；

步骤S3：根据训练序列待准备信息，进行训练序列，获取训练序列结果信息；

步骤S4：根据训练序列结果信息，进行粗同步并行化，获取粗同步并行化结果信息；

步骤S5：根据粗同步并行化结果信息，进行精同步并行化，获取精同步并行化结果信息；

步骤S6：根据精同步并行化结果信息，获取毫米波通信中数据同步并行化的FPGA实现结果信息；

所述步骤S5包括：

步骤S5.1：根据粗同步的结果，和预先存储的本地序列进行互相关运算；

步骤S5.2：本地互相关序列的存储方式同样按照8路并行化进行设置；

步骤S5.3：将要进行相关运算的数据分8路进入相关器，所以128点的相关器每计算一次8个输出端口的输出，都要用到当前时刻n及其前16次的8路并行输入；

步骤S5.4根据结果判断具体的数据符号位置，然后对数据进行重新排列，为下一步纠偏做好数据的准备；

将采样数据分成8路数据分别进行同步检测，每一路的信号分别与本地序列做互相关，互相关序列长度是128，分为8路，每路的本地序列是128/8＝16，由此得到的8个序列如下：

C1＝[1-11-11-1-11-11-111-1-11]；

C2＝[11-1-11111-1-1111111]；

C3＝[-1-1-1-1-1-1111111-1-111]；

C4＝[-111-1-11-111-1-11-11-11]；

C5＝[-11-11-111-11-11-1-111-1]；

C6＝[-1-111-1-1-1-111-1-1-1-1-1-1]；

C7＝[-1-1-1-1-1-1111111-1-111]；

C8＝[-111-1-11-111-1-11-11-11]；

这些序列按照FPGA的实现方式存储在本地寄存器中，其中，1对应1，-1对应0：

reg[15:0]mul_br18＝16'hA9A6；

reg[15:0]mul_bi18＝16'hA9A6；

reg[15:0]mul_br17＝16'hCFC0；

reg[15:0]mul_bi17＝16'hCFC0；

reg[15:0]mul_br16＝16'h030C；

reg[15:0]mul_bi16＝16'h030C；

reg[15:0]mul_br15＝16'h656A；

reg[15:0]mul_bi15＝16'h656A；

reg[15:0]mul_br14＝16'hA9A6；

reg[15:0]mul_bi14＝16'hA9A6；

reg[15:0]mul_br13＝16'hCFC0；

reg[15:0]mul_bi13＝16'hCFC0；

reg[15:0]mul_br12＝16'hFCF3；

reg[15:0]mul_bi12＝16'hFCF3；

reg[15:0]mul_br11＝16'h9A95；

reg[15:0]mul_bi11＝16'h9A95；

将要进行相关运算的数据分8路进入相关器，所以128点的相关器每计算一次8个输出端口的输出，都要用到当前时刻n及其前16次的8路并行输入：

当i＝4时，128点相关输出的表达式为：

x(n-131)×Ga(1)+x(n-130)×Ga(2)+…+x(n-4)×Ga(128)；

当i＝5时，128点相关输出的表达式为：

x(n-132)×Ga(1)+x(n-131)×Ga(2)+…+x(n-5)×Ga(128)；

在计算不同的端口输出的时候，将本地序列数据在矩阵中的位置与接收数据位置一一对应；该路端口的输出值将两个矩阵中对应位置的数据点相乘并求和

在对不同输出端口i构造本地序列矩阵时，本地的8个序列c1-c8有规律地在矩阵的1-8行上下平移，某一时刻，当计算8个输出端口的每一个128点相关时，8路输入的每一路并行输入数据和c₁(n)～c₈(n)的8个16点相关值在后续求和时都要被用到；8路8个128点的相关转换为8个16点相关器的构造，分别对应于本地序列c₁(n)～c₈(n)；

同步根据门限值进行判断，精同步根据格雷互补序列的性质，确定某一路是起始位置，然后进行序列的恢复。