[发明专利]一种游程解码数字电路

说明书

本发明提供了一种游程解码数字电路，包括解码控制模块以及两个解码器，所述解码控制模块用于获取不同数据类型的压缩数据，并根据第一预设逻辑将获取的所述压缩数据发送给所述解码器，所述解码器用于将获取的所述压缩数据解码为预设格式的图片流数据并根据第二预设逻辑输出。如此配置，以硬件方式进行解码，具有实时性；同时，两个所述解码器互为缓冲，各自都具有足够的时间将接收到的压缩数据进行解码，从而避免出现普通硬件解码电路输出的图片流数据容易出现的中断和延迟，满足了OSD功能中对于待叠加的图片流数据的要求。

技术领域

本发明涉及数字电路设计领域，特别涉及一种游程解码数字电路。

背景技术

游程编码是一种常见的压缩算法，其基本思想是将重复且连续出现多次的字符使用{连续出现次数，某个字符}的格式来描述，在游程编码过程中，一共包括两种数据，一种是原数据(也可以称为待压缩或者待编码的数据)，一种是压缩后的数据(或者称为编码后的数据)。在本说明书中，图片流数据、解码后的数据、未编码的数据、普通格式的数据以及类似描述，都是指原数据；游程编码格式的数据、压缩数据以及类似描述，都是指压缩后的数据；从原数据得到压缩后的数据的过程，被称为游程编码；从压缩后的数据得到原数据的过程，被称为游程解码。本发明所提供的一种游程解码数字电路，是指将压缩后的数据解码为原始的图片流数据的电路。

游程编码是实现OSD(画中画)功能的加载叠加图或字符的一种解决方案，实现OSD功能包括如下五个步骤：1.获得游程编码格式的叠图数据；2.获得普通格式的待叠图数据；3.对游程编码格式的叠图数据进行解码，得到解码后的叠图数据；4.将普通格式的叠图数据叠加于普通格式的待叠图数据之上，得到组合后的图片流数据；5.输出组合后的图片流数据。

现有技术中，采用通过MCU(Microcontroller Unit，微控制单元或者微控制器)实现上述过程。具体实现为通过MCU对存放在外部存储器或内部缓存中的叠图编码信息和待叠图数据进行存取(即上述的步骤1和2)，然后通过软件方式对叠图编码信息进行解码并将解码后的叠图数据与待叠图数据进行组合，完成OSD叠图功能(即上述的步骤3和4)完成后再将叠图结果写回数据存储器中(即上述的步骤5)。

通过MCU进行解码存在以下问题：由于数据的读取、解码以及叠加过程完全基于MCU来完成，因此读编码和解码速度均受MCU性能限制，在较低性能MCU上可能存在OSD叠图帧率较低情况。图1是MCU解码导致叠图出错的示意图。图1显示，普通的解码电路所输出图片流数据最终参与生成的YUV格式的图片流数据中，出现了多个错误数据，影响了最终的叠图效果。

综上，在现有技术中，通过软件方式实现OSD功能的电路，对MCU性能要求高，并容易出现帧率低、无法实时输出图片流数据、以及实时输出图片流数据时容易出现延迟、断点或错误的问题。

发明内容

本发明的目的在于提供一种游程解码数字电路，以解决现有技术中，通过软件方式实现OSD功能的电路，对MCU性能要求高，并容易出现帧率低、无法实时输出图片流数据、以及实时输出图片流数据时容易出现延迟、断点或错误的问题。

为了解决上述技术问题，本发明提供了一种游程解码数字电路，所述游程解码数字电路包括解码控制模块以及两个解码器，所述解码控制模块用于获取不同数据类型的压缩数据，并根据第一预设逻辑将获取的所述压缩数据发送给所述解码器，所述解码器用于将获取的所述压缩数据解码为预设格式的图片流数据并根据第二预设逻辑输出；所述压缩数据为游程编码格式的图片流数据。

可选的，所述第一预设逻辑包括交替地向两个所述解码器发送所述压缩数据，在同一时间只向一个所述解码器发送压缩数据。

可选的，所述第一预设逻辑还包括在切换发送对象之前，只发送同一数据类型的所述压缩数据。

可选的，所述第二预设逻辑包括两个所述解码器交替不间断地输出图片流数据，在同一时间只有一个所述解码器输出数据。