[发明专利]片定序机制在审
申请号: | 202011505891.8 | 申请日: | 2020-12-18 |
公开(公告)号: | CN113935885A | 公开(公告)日: | 2022-01-14 |
发明(设计)人: | S·马余兰;S·沙尔马;J·F·加西亚帕博;R·K·米亚尔;S·斯里瓦斯萨;J·德塞尔;A·纳瓦勒 | 申请(专利权)人: | 英特尔公司 |
主分类号: | G06T1/20 | 分类号: | G06T1/20;A63F13/52 |
代理公司: | 上海专利商标事务所有限公司 31100 | 代理人: | 徐倩;黄嵩泉 |
地址: | 美国加利*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 片定序 机制 | ||
公开了一种用于促进图形渲染的装置。该装置包括定序器硬件,用于以片模式进行操作以渲染对象,包括:执行批次形成以生成一个或多个批次的所接收的对象,针对对象中的每一个执行片定序以针对对象中的每一个计算片填充相交,以及执行对象中的每一个的播放定序。
背景技术
图形处理单元(GPU)是在其中并行地执行程序的数百个线程以实现高吞吐量的高度线程化机器。GPU中基于片的渲染架构可在某些三维(3D)游戏工作负荷中提供显著的存储器带宽节省。
附图说明
因此,为了可详细地理解上文陈述的当前实施例的特征的方式,可参照实施例进行对上文简要概述的实施例的更特定的描述,在所附附图中图示实施例中的一些。然而,应注意的是,所附附图仅图示典型实施例,并且因此不应视为限制实施例的范围。
图1是根据实施例的处理系统的框图;
图2A-图2D图示由本文中描述的实施例提供的计算系统和图形处理器;
图3A-图3C图示由实施例提供的附加的图形处理器和计算加速器架构的框图;
图4是根据一些实施例的图形处理器的图形处理引擎的框图;
图5A-图5B图示根据实施例的包括在图形处理器核中采用的处理元件阵列的线程执行逻辑;
图6图示根据实施例的附加的执行单元;
图7是图示根据一些实施例的图形处理器指令格式的框图;
图8是根据另一实施例的图形处理器的框图;
图9A和图9B图示根据一些实施例的图形处理器命令格式和命令序列;
图10图示根据一些实施例的用于数据处理系统的示例性图形软件架构;
图11A-图11D图示根据实施例的集成电路封装组件;
图12是图示根据实施例的示例性芯片上系统集成电路的框图;
图13A和图13B是图示附加的示例性图形处理器的框图;
图14图示根据一个实施例的主控片定序机制的计算设备;
图15图示片定序机制的一个实施例;
图16图示多批次形成的一个实施例;
图17图示对象装箱(bin)的一个实施例;
图18是图示片定序过程的一个实施例的流程图;
图19是图示批次形成过程的一个实施例的流程图;
图20是图示片填充序列的一个实施例的流程图;以及
图21是图示播放序列的一个实施例的流程图。
具体实施方式
在实施例中,用于3D图形硬件的片定序机制实现成批次的图形工作负荷,并在基于片的重放中对这些批次进行定序以最大化高速缓存使用。
图1是根据实施例的处理系统100的框图。系统100可被用在以下各项中:单处理器台式机系统、多处理器工作站系统、或具有大量处理器102或处理器核107的服务器系统。在一个实施例中,系统100是被并入在芯片上系统(SoC)集成电路内的处理平台,该芯片上系统(SoC)集成电路用于在移动设备、手持式设备或嵌入式设备中使用,诸如,用于在具有至局域网或广域网的有线或无线连接性的物联网(IoT)设备内使用。
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