[发明专利]一种基于UVM的SPI验证平台

说明书

本发明公开一种基于UVM的SPI验证平台，属于集成电路设计中IP验证领域。本发明给出搭建模块级可重用验证环境的方法，说明了验证环境内部各个组件的连接方式，给出了事务级SPI数据的定义格式，在所搭建的验证环境中可方便的构造测试用例，加快了覆盖率的收敛。本发明采用最新的UVM验证方法学和SystemVerilog语言搭建验证环境；所提出的UVM验证环境简洁可拓展，移植性较强，易于重用；可以灵活构造各种测试场景，添加受约束随机激励，加速覆盖率收敛。

技术领域

本发明涉及集成电路设计中IP验证技术领域，特别涉及一种基于UVM的SPI验证平台。

背景技术

随着SoC设计和FPGA设计规模的不断扩大，SoC芯片内部集成的IP模块越来越多，其功能也越来越庞大，芯片的开发周期也越来越长，验证平台的搭建也更加复杂。芯片验证在整个SoC设计中占据至关重要的作用，在当今各大主流的集成电路设计公司中，验证在整个芯片研发周期中所占时间比例多达7成，传统的芯片验证方式已经不能满足当今大规模IC芯片设计的验证需求。传统的验证环境搭建基于Verilog语言，编写定向测试激励，不能有效的覆盖所有的待测功能点，在不同的项目之间不能进行重用，代码调试也比较困难，验证效率比较低，增加了芯片研发的周期和成本。

为了解决芯片验证过程中的各种问题，提高芯片验证效率，accellra组织推出了UVM（Universal Verification Methodology，通用验证方法学），UVM克服了传统验证方法的不足，提供了一个可复用的、分层次的验证平台框架，具有层次清晰、灵活易用、可扩展等特点。UVM基于Systemverilog语言创建了通用的类库，构成了UVM验证环境的各个组件，验证人员可以在此基础上方便的进行验证平台的开发，编写受约束的随机化激励，来达到验证覆盖率的快速收敛。采用UVM和Systemverilog组合的验证方法，极大地提高了验证的效率，符合当今大规模IC设计验证的需求和趋势，已经在IC设计行业得到了广泛地应用。

发明内容

本发明的目的在于提供一种基于UVM的SPI验证平台，以解决传统验证方法不能很好的覆盖全部待验证的功能点，覆盖率很难收敛、验证效率较低、可移植性较差，不能满足大规模设计验证需求的问题。

为解决上述技术问题，本发明提供了一种基于UVM的SPI验证平台，使用UVM验证方法学和SystemVerilog语言搭建验证环境，所述SPI验证平台包括：

testbench顶层 top文件，实现整个UVM验证环境的初始化和连接操作；

transaction事务数据包，产生和装载在序列发生器sequence中；

序列管理sequencer负责序列发生器sequence的仲裁和调度，将序列发生器sequence中产生的item发送给驱动器driver，驱动器driver将transaction事务数据包转换后驱动到dut端口；

监视器monitor，采集dut端口输出的数据，将其转换后发送给计分板scoreboard进行数据对比。

可选的，所述顶层testbench top文件中，例化dut端口的顶层spi_top模块，使用run_test函数来启动执行测试用例testcase，使用虚拟接口interface将SPI的4个接口信号与验证环境相连接，并进行时钟复位等初始化操作；所述SPI的4个接口信号包括MOSI信号、MISO信号、SCLK信号和SS信号。

可选的，transaction事务数据包中，定义了基本的transaction类，在spi_trans事务类中，定义了MOSI、MISO、SCLK和SS信号，以及Din_M、Din_S、Dout_M和Dout_S信号，对这些变量采用field_automation机制进行注册，并对变量添加约束。