[发明专利]除错系统

说明书

除错系统包括待测芯片及除错控制器。待测芯片包括待测电路、除错存取电路及除错保护电路。除错存取电路耦接于待测电路、除错保护电路及除错控制器。在保护功能未被启动时，除错保护电路开通除错存取电路及待测电路之间的通信，而除错控制器通过除错存取电路存取待测电路的数据以对待测电路进行除错。在保护功能被启动时，除错保护电路阻断除错存取电路及待测电路之间的通信，除错控制器通过除错存取电路将写入信息传送至除错保护电路，而除错保护电路根据写入信息判断是否停止保护功能。

技术领域

本发明涉及一种除错系统，特别是涉及一种具有除错保护电路的除错系统。

背景技术

在开发芯片的过程中，为能够有效掌握芯片的操作以进行除错(debug)，常会在芯片中预留除错用的信道，例如序列除错(Serial Wire Debug，SWD)接口或联合测试工作组(Joint Test Action Group，JTAG)所规范的信道。如此一来，程序开发者就可以通过这些除错信道存取芯片中内存的内容以追踪芯片的操作过程，并定位出程序异常的位置以进行除错。然而，在完成开发之后，芯片中的除错信道就可能会造成信息安全的隐患。举例来说，黑客可能会通过除错信道取得芯片内部的机密信息，甚至对芯片进行窜改，造成产品损坏或利用产品执行未授权的功能。

发明内容

本发明的一实施例涉及一种除错系统。除错系统包括待测芯片除错控制器。待测芯片包括待测电路、除错接口、除错存取电路及除错保护电路。

待测电路执行特定功能。除错存取电路耦接于待测电路及除错接口。除错保护电路耦接于第一待测电路及除错存取电路。在保护功能未被启动时，除错保护电路开通除错存取电路及第一待测电路之间的通信，而在保护功能被启动时，除错保护电路阻断除错存取电路及第一待测电路之间的通信，并根据除错存取电路所传来的写入信息判断是否停止保护功能。

除错控制器选择性地耦接于除错接口。在保护功能被启动时，除错控制器通过除错存取电路将写入信息传送至除错保护电路，而在保护功能未被启动时，除错控制器通过除错存取电路存取待测电路的数据以对待测电路进行除错。

本发明的另一实施例涉及一种操作除错系统的方法。操作除错系统包括待测芯片及除错控制器，待测芯片包括除错接口、除错存取电路及除错保护电路。除错接口耦接于除错控制器及除错存取电路，除错存取电路耦接于待测芯片，除错保护电路耦接于待测芯片及除错存取电路。

操作除错系统的方法包括在保护功能未被启动时，除错保护电路开通除错存取电路及待测电路之间的通信，及除错控制器通过除错存取电路存取待测电路的数据以对待测电路进行除错。在保护功能被启动时，除错保护电路阻断除错存取电路及待测电路之间的通信，除错控制器通过除错存取电路将写入信息传送至除错保护电路，及除错保护电路根据除错存取电路所传来的写入信息判断是否停止保护功能。

附图说明

图1是本发明一实施例的除错系统的示意图。

图2是本发明另一实施例的除错系统的示意图。

图3是本发明一实施例的图1的除错系统的操作方法流程图。

具体实施方式

图1是本发明一实施例的除错系统100的示意图。除错系统100可包括待测芯片110及除错控制器120。待测芯片110可包括待测电路112、除错接口114、除错存取电路116及除错保护电路118。在一些实施例中，待测芯片110可以是开发中的芯片，而待测电路112则可以是用来执行开发中功能的区块。除错控制器120可选择性的耦接至除错接口114，例如(但不限于)通过探针(probe)耦接至除错接口114，以对待测芯片110中的待测电路112进行除错。