[发明专利]双向功率器件的制造方法在审
| 申请号: | 202011165966.2 | 申请日: | 2020-10-27 |
| 公开(公告)号: | CN112309975A | 公开(公告)日: | 2021-02-02 |
| 发明(设计)人: | 杨彦涛;张邵华 | 申请(专利权)人: | 杭州士兰微电子股份有限公司 |
| 主分类号: | H01L21/8232 | 分类号: | H01L21/8232;H01L29/06;H01L27/02 |
| 代理公司: | 北京成创同维知识产权代理有限公司 11449 | 代理人: | 蔡纯;张靖琳 |
| 地址: | 310012*** | 国省代码: | 浙江;33 |
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| 摘要: | |||
| 搜索关键词: | 双向 功率 器件 制造 方法 | ||
1.一种双向功率器件的制造方法,包括:
在半导体层中形成第一掺杂区;
在第一沟槽区形成多个沟槽,所述第一沟槽区的多个沟槽位于所述第一掺杂区中,将所述第一掺杂区分隔为交替的第一类子掺杂区与第二类子掺杂区;
形成覆盖所述第一沟槽区的多个沟槽的下部侧壁的栅介质层;
形成覆盖所述第一沟槽区的多个沟槽的上部侧壁的屏蔽介质层;以及
在所述第一沟槽区的多个沟槽的中形成分别与所述栅介质层和所述屏蔽介质层接触的栅极导体,
其中,所述栅极导体包括相连的控制栅与屏蔽栅,所述控制栅与所述栅介质层接触,所述屏蔽栅与所述屏蔽介质层接触。
2.根据权利要求1所述的制造方法,其中,所述第一类子掺杂区与所述第二类子掺杂区中的一个作为源区的情况下,所述第一类子掺杂区与所述第二类子掺杂区中的另一个作为漏区,所述源区与所述漏区可以互换。
3.根据权利要求1所述的制造方法,其中,所述半导体层包括衬底以及位于所述衬底上的外延层,所述制造方法还包括形成自所述外延层表面向所述衬底延伸的导电通道,
其中,所述导电通道与所述衬底接触。
4.根据权利要求3所述的制造方法,其中,形成所述导电通道的步骤包括:
在所述外延层中形成掺杂区域;以及
对所述掺杂区域进行退火,以便于所述掺杂区域与所述衬底接触,
其中,所述掺杂区域的掺杂类型与所述外延层相同。
5.根据权利要求4所述的制造方法,其中,形成所述第一掺杂区与所述掺杂区域的工艺包括:注入掺杂、扩散源掺杂、涂布掺杂方式中的一种或多种。
6.根据权利要求3所述的制造方法,其中,形成所述导电通道的步骤包括:
形成自所述外延层表面向所述衬底延伸的凹槽,部分所述衬底被所述凹槽暴露;以及
在所述凹槽中填充导电材料。
7.根据权利要求1所述的制造方法,其中,还包括在第二沟槽区形成沟槽,所述第二沟槽区的沟槽位于所述半导体层中,并且与所述第一掺杂区分隔;
所述栅介质层还形成在所述第二沟槽区的沟槽的下部侧壁,所述屏蔽介质层还形成在所述第二沟槽区的沟槽的上部侧壁,所述栅极导体还形成在所述第二沟槽区的沟槽中,并分别与所述栅介质层和所述屏蔽介质层接触;
所述第一沟槽区的沟槽与所述第二沟槽区的沟槽连通,位于所述第一沟槽区的沟槽中的栅极导体与位于所述第二沟槽区的沟槽中的栅极导体相连。
8.根据权利要求7所述的制造方法,其中,所述第一沟槽区的沟槽与所述第二沟槽区的沟槽同步形成,
在所述第一沟槽区的沟槽与所述第二沟槽区的沟槽中的所述栅介质层同步形成、所述屏蔽介质层同步形成以及所述栅极导体同步形成。
9.根据权利要求1所述的制造方法,其中,所述屏蔽介质层的厚度大于所述栅介质层的厚度。
10.根据权利要求1至9任一项所述的制造方法,其中,形成覆盖所述第一沟槽区的多个沟槽的下部侧壁的栅介质层的步骤包括:
在所述第一沟槽区的多个沟槽下部形成牺牲层;
形成覆盖所述第一沟槽区的多个沟槽的上部侧壁的屏蔽介质层;
去除至少部分所述牺牲层;以及
在所述沟槽下部的内表面上形成与所述屏蔽介质层接触的栅介质层。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造





