[发明专利]一种集成电路后仿真方法、装置、电子设备及存储介质

说明书

本申请涉及一种集成电路后仿真方法、装置、电子设备及存储介质，属于集成电路设计技术领域。该方法包括：获取待进行后仿真的集成电路中顶层和各子模块各自仿真所需的包括网表在内的仿真参数，其中，顶层和各个子模块各自对应的网表彼此独立且相互不同；针对每一个子模块，利用该子模块对应的仿真参数对该子模块进行后仿真，得到对应的仿真结果，以及利用顶层对应的仿真参数对顶层进行后仿真，得到顶层的仿真结果。由于顶层和各个子模块在进行后仿真时是基于各自独立的网表进行的，通过将原有整体仿真进行拆分，拆分后各部分可以并行进行仿真，显著提升芯片的后仿真速度，使得可以在芯片流片前充分验证时序功能正确性，从而降低芯片成本。

技术领域

本申请属于集成电路技术领域，具体涉及一种集成电路后仿真方法、装置、电子设备及存储介质。

背景技术

随着微电子设计技术的发展，其电路设计的规模与逻辑复杂度也日益增加，导致集成电路设计工具所花费的时间越来越长，使得层次化设计流程应运而生。所谓层次化设计流程是指将整个设计对象划分为多个子模块来进行分层次设计，以便将庞大的工作量划分成几个部分同时展开设计，最后再将各个子模块的设计与顶层联合起来，以节省工具运行和修改所花费的时间。在设计的过程中，需要考虑各层次之间的关系，如顶层与各底层子模块的关系、层次内部的优化等等，使得最终各个模块达到其各自设计要求的同时，满足顶层设计的要求。

其中，在集成电路的设计过程中，仿真与验证是一个重要的环节，是检查所涉及的电路是否符合要求必不可少的一环。仿真可以分为功能前仿真和时序后仿真，一个完整的电路设计过程，应该包括功能前仿真和时序后仿真两个过程。功能前仿真是针对寄存器传输级(Register Transfer Level，RTL)的仿真，目标是分析电路的逻辑关系的正确性，仿真速度快。时序后仿真是门级网表的仿真，是将电路的门延迟参数和各种电路单元之间的连线情况考虑在内后进行仿真，其结果可以判断时序是否正确，仿真的结果直接影响功耗评估，电压降(IR drop)分析的准确性等。

针对时序后仿真，传统的做法是将整个门级网表放到片上系统(System On Chip，SOC)的仿真环境去做仿真，仿真的时候读入标准延时格式文件(Standard Delay Format，SDF)，修改部分SOC的仿真环境，通过施加激励和监控网表的输出和内部信号来判断仿真是否正确。虽然该方法可以很好地处理中小规模的电路，但处理超大规模的仿真电路时，存在仿真时间长的问题，使得无法在芯片流片(Tape out)前提供快速信号数据库(Fast SignalDatabase，FSDB)文件，以便进行精确的功耗评估和IR drop的分析，导致后端在实现的时候需要留有足够的余量，间接影响到芯片的成本。

发明内容

鉴于此，本申请的目的在于提供一种集成电路后仿真方法、装置、电子设备及存储介质，以改善现有后仿真方法对大规模集成电路进行后仿真，存在仿真时间长的问题。

本申请的实施例是这样实现的：

第一方面，本申请实施例提供了一种集成电路后仿真方法，包括：获取待进行后仿真的集成电路中顶层和各子模块各自仿真所需的包括网表在内的仿真参数，其中，顶层和各个子模块各自对应的网表彼此独立且相互不同；针对每一个子模块，利用该子模块对应的仿真参数对该子模块进行后仿真，得到对应的仿真结果和快速信号数据库FSDB文件，以及利用所述顶层对应的仿真参数对所述顶层进行后仿真，得到所述顶层的仿真结果和FSDB文件。本申请实施例中，在进行后仿真时，通过获取顶层仿真所需的包括网表在内的仿真参数对顶层进行后仿真，以及获取子模块仿真所需的包括网表在内的仿真参数对该子模块进行后仿真，由于顶层和各个子模块在进行后仿真时是基于各自独立的网表进行的(使得各子模块和顶层可以并行进行仿真)，通过将原有整体仿真进行拆分，拆分后各部分可以并行进行仿真，显著提升芯片的后仿真速度，缩短后仿真时间，使得可以在芯片流片前充分验证时序功能正确性，并产生精确的FSDB文件用于后续流程分析，减少设计中预留的余量，从而降低芯片成本。