[发明专利]先入先出存储器及存储装置

说明书

本申请涉及一种先入先出存储器及存储装置，所述先入先出存储器包括：存储单元，多个所述存储单元的输出均连接于同一节点；所述存储单元包括存储子单元、选择器和驱动器，所述选择器的输入连接于多个存储子单元的输出，所述驱动器的输入连接于所述选择器的输出，所述存储子单元在第一指针信号驱动下接收存储数据，所述驱动器在第二指针信号驱动下输出所述存储数据。本申请中使得多个存储单元的输出均连接的数据线的长度减短，在保证先入先出存储器的数据传输能力的同时，减小了先入先出存储器的数据传输延时，从而有效地提高了先入先出存储器的数据传输的效率。

技术领域

本申请涉及集成电路领域，特别是涉及一种先入先出存储器及存储装置。

背景技术

寄存器堆结构是计算机体系结构中常用的数据结构，主要运用于两种不同的体系间的数据传输。用寄存器堆结构进行数据传输技术包括先入先出寄存器队列结构。先入先出寄存器(First In First Out，FIFO)队列在数据传输的过程中，当输入与输出两边进行时，可以实现数据的边进边出。

在存储装置的电路设计中，由于数据的写操作一般具有较长的延时，为了提高存储装置中写入数据的效率，一般采用FIFO队列来存储写操作的地址。随着存储装置的数据存储容量及性能的不断提高，对数据读写的速度要求越来越高。然而，存储装置中利用FIFO队列传输的数据位数越大，导致数据写操作的延时越长，从而影响了数据传输的效率并降低存储装置中数据写入的效率。如何进一步减少FIFO队列中输出数据的延时，成为提高数据传输效率及提高存储装置的数据写入效率急需解决的关键问题之一。

发明内容

基于此，有必要针对上述背景技术中的技术问题提供一种能够提高数据传输效率的先入先出存储器及存储装置。

为了实现上述目的及其他目的，本申请的第一方面提供了一种先入先出存储器，包括：

存储单元，多个所述存储单元的输出均连接于同一节点；

所述存储单元包括存储子单元、选择器和驱动器，所述选择器的输入连接于多个存储子单元的输出，所述驱动器的输入连接于所述选择器的输出，所述存储子单元在第一指针信号驱动下接收存储数据，所述驱动器在第二指针信号驱动下输出所述存储数据。

于上述实施例中的先入先出存储器中，通过设置选择器的输入连接于多个存储子单元的输出，并设置驱动器的输入连接于所述选择器的输出，使得所述存储子单元在第一指针信号驱动下接收存储数据，所述驱动器在第二指针信号驱动下输出所述存储数据，使得多个存储单元的输出均连接的数据线的长度减短，在保证先入先出存储器的数据传输能力的同时，减小了先入先出存储器的数据传输延时，从而有效地提高了先入先出存储器的数据传输的效率。

在其中一个实施例中，所述多个存储子单元的数据输入端均连接于同一数据信号线，便于通过一数据信号线对多个存储子单元输入数据，可以在简化电路结构的同时提高数据传输的效率。

在其中一个实施例中，所述选择器的控制端均连接于同一选择时钟线，便于通过一选择时钟线向不同的选择器的控制端输入控制信号，可以在简化电路结构的同时提高信号传输的效率。

在其中一个实施例中，所述第一指针信号由第一计数器电路产生，所述第二指针信号由第二计数器电路产生，所述第一计数器电路和所述第二计数器电路的驱动时钟频率相同，以便于设置先入先出存储器的输入数据与输出数据保持一致的传输速率，以实现数据的边进边出。

在其中一个实施例中，所述第一计数器电路和所述第二计数器电路的计数周期值相同，便于设置先入先出存储器的输入数据与输出数据的传输的字节的位数一致，使得先入先出存储器输出的数据与输入的数据一致，以保证数据传输的准确性。

在其中一个实施例中，所述第一计数器电路包括：

第一计数器，用于对基准时钟信号的时钟周期计数，所述第一计数器的计数周期值与所述存储子单元的总数相等；