[发明专利]FPGA布局方法、装置、电子设备和计算机可读介质

说明书

本申请实施例提供的一种FPGA布局方法、装置、电子设备和计算机可读介质，该方法包括：根据全局布局算法对FPGA进行初始布局，得到初始布局结果；获取每个所述路径的时间余量，并将时间余量小于时间阈值的路径作为第一路径；确定所述第一路径上的第一逻辑单元，并根据所述第一逻辑单元查找位于第二路径的第二逻辑单元；如果所述第二逻辑单元与所述第一逻辑单元之间存在逻辑单元块，则查找位于第三路径上的第三逻辑单元；将所述第一路径上的逻辑单元替换为第三逻辑单元，将所述第三路径上的逻辑单元替换为所述第一逻辑单元。本申请在第一逻辑单元与第二逻辑单元之间存在逻辑单元块时通过获取第三逻辑单元来有效缩短电路连线长度，并减少电路的时序延迟。

技术领域

本申请实施例涉及集成电路设计领域，具体而言，涉及但不限于一种FPGA布局方法、装置、电子设备和计算机可读介质。

背景技术

FPGA(Field-Programmable Gate Array，现场可编程门阵列)是一种具有丰富硬件资源、强大并行处理能力和灵活可重配置能力的逻辑器件，这些特征使得FPGA在数据处理、通信、网络等很多领域得到越来越多的广泛应用。

随着FPGA芯片规模的扩大，芯片的布局愈发显得关键和重要，直接决定着芯片布线的复杂度和布线的成功率，并影响这芯片的面积、频率等性能。因此，在芯片布局上需要综合考虑多方面的代价，在满足多种约束的条件下，如何更好的对FPGA进行布局是亟待解决的问题。

发明内容

本申请实施例提供的一种FPGA布局方法、装置、电子设备和计算机可读介质，主要解决的技术问题如何减少FPGA电路时序延迟时间，提高FPGA电路的工作效率。

第一方面，本申请实施例提供一种FPGA布局方法，该方法包括：根据全局布局算法对FPGA进行初始布局，得到初始布局结果，所述初始布局结果包括多个路径，每个所述路径上包括一个逻辑单元；获取每个所述路径的时间余量，并将时间余量小于时间阈值的路径作为第一路径，其中，所述路径的时间余量为电路信号从所述路径的起点传输至所述路径的终点的所消耗的时间与时间阈值之间的差值；确定所述第一路径上的第一逻辑单元，并根据所述第一逻辑单元查找位于第二路径的第二逻辑单元，所述第二路径的时间余量大于所述第一路径的时间余量；如果所述第二逻辑单元与所述第一逻辑单元之间存在逻辑单元块，则查找位于第三路径上的第三逻辑单元，所述第三逻辑单元与所述第一逻辑单元位于所述逻辑单元块的同侧；将所述第一路径上的逻辑单元替换为第三逻辑单元，将所述第三路径上的逻辑单元替换为所述第一逻辑单元。

可选的，根据所述第一逻辑单元查找位于第二路径的第二逻辑单元之后，包括：获取所述第二逻辑单元的代价值，所述代价值用于表征所述第二逻辑单元对应的时序特性；当所述第二逻辑单元的代价值大于代价阈值时，判断所述第二逻辑单元与所述第一逻辑单元之间是否存在逻辑单元块。

可选的，第二逻辑单元包括多个逻辑子单元，每个所述逻辑子单元对应一条子路径，获取所述第二逻辑单元的代价值，包括：获取所述第二逻辑单元对应的关键子路径和非关键子路径的时间余量；根据所述第二逻辑单元对应的关键子路径和非关键子路径的时间余量获取所述第二逻辑单元的代价值。

可选的，所述代价值的计算公式如下：

其中，Cost_site为代价值，W为权重因子，Slack_{critical_inst}和Slack_{non_critical_instk}为同一逻辑单元对应的关键子路径和非关键子路径的时间余量，Slack_wors+margint的值是FPGA中最小的时间余量值和经验值之和，margin为经验值，k为非关键子路径的个数。

可选的，根据所述第一逻辑单元查找位于第二路径的第二逻辑单元之前，包括：判断所述第一路径或者所述第一逻辑单元是否满足预设条件；如果满足预设条件，则不执行所述第二逻辑单元的查找操作。