[发明专利]一种多核组合式大容量数据同步存储方法

说明书

本发明公开了一种多核组合式大容量数据同步存储方法，采用将内存颗粒和内存条组合起来的方法实现多核组合式大容量数据同步存储；其中，先分别将内存颗粒和内存条视为各自的MIG核，进行多核的数据存储；再对多核的数据进行读写控制，并将多核的数据进行同步处理，将多同步后的数据拼合传送至处理板上；最后对多ADC的多核数据在处理板端进行数据同步和拼合的处理，实现多核组合式大容量数据同步存储。

技术领域

本发明属于数字存储示波器技术领域，更为具体地讲，涉及一种多核组合 式大容量数据同步存储方法。

背景技术

随着示波器系统的不断发展，示波器系统的采样率、垂直分辨率、存储深 度也在不断提高。示波器采样率的提高以及分辨率的提高，意味着示波器采集 系统输出数据的速率对应提高，针对高速高精度的采样数据流，对示波器的存 储系统提出了更高的要求，特别是大容量存储系统的设计。

目前国内大容量存储系统的设计多是通过FPGA外接SDRAM存储器的方 式实现的，较高采样率示波器系统都是由多ADC组合而成，针对多ADC系统， 本文提出一种基于多FPGA的多存储器模组并行同步存储方式，同时为了针对 单个ADC采集的高速高精度的采样数据流，为了实现数据的正确存储，提出一 种多存储控制核组合存储方式。

数据存储系统是数字存储示波器中的一个重要组成系统，在现有示波器存 储系统设计中，常见的存储方式主要要有两种，一种是普通存储，另一种是大 容量存储。普通存储是利用FPGA自带的fifo资源进行存储，数据读写快，控 制简单，但是要占用有效的FPGA资源，所以能够缓存的数据量相对较小；大 容量数据存储是利用FPGA外接DDR3 SDRAM的方式实现，控制复杂，但是 能够缓存大量的采样数据，同时有利于波形细节观察，在大时基档位也能工作 在较高采样率下。

当前市面上主流的DDR3SDRAM存储芯片，其对应的内存条数据位宽为 64bit，目前DDR3 SDRAM的数据传输速率最快可达到2133MHz。在以前的示 波器设计中，采用的ADC采样率为5Gsps，垂直分辨率为8bit，外部存储器采 用的是64bit的DDR3 SDRAM内存条。其采样数据大容量存储结构图如图1所 示：ADC采样之后，将采样数据分四路以DDR传输方式输出，数据传输时钟 为625MHz，对应数据流速率为40Gbit/s。采样数据在FPGA中经过处理后，送往DDR3 SDRAM存储器进行存储，数据位宽为64bit，DDR传输方式进行数据 传输，传输时钟为400MHz，即数据吞吐量为400MHz*64bit*2，为51.2Gbit/s，大 于ADC产生的数据流，满足系统设计要求。

然后，由于DDR3 SDRAM存储器是同步动态随机存储器，是一种电容存储 介质，而电容具有漏电效应，需要不断地刷新来保存数据，在SDRAM存储器 刷新和预充电的时间内SDRAM存储器是不能进行读写操作的，所以单片DDR3 SDRAAM存储器的实际传输速率是小于51.2Gbit/s，不能保正前端ADC采样的 数据全部存入SDRAM存储器，故需要提高存储器的传输速度。

发明内容

本发明的目的在于克服现有技术的不足，提供一种多核组合式大容量数据 同步存储方法，实现并行采集系统下的多片FPGA的大容量数据同步存储。

为实现上述发明目的，本发明一种多核组合式大容量数据同步存储方法， 其特征在于，包括以下步骤：

(1)、数据采集

将采样率为20GSPS、垂直分辨率为10bit的高速高精度数据同时输入至采 集系统的每一片ADC并对其采样，每一片ADC分4路输出采样数据，其中， 每路采样数据的时钟为625MHz，采样率为5GSPS以及垂直分辨率为10bit，并 以双沿数据传输方式传输输入至FPGA；

(2)、利用数据接收模块降速