[发明专利]一种多核组合式大容量数据同步存储方法

权利要求书

1.一种多核组合式大容量数据同步存储方法，其特征在于，包括以下步骤：

(1)、数据采集

将采样率为20GSPS、垂直分辨率为10bit的高速高精度数据同时输入至采集系统的每一片ADC并对其采样，每一片ADC分4路输出采样数据，其中，每路采样数据的时钟为625MHz，采样率为5GSPS以及垂直分辨率为10bit，并以双沿数据传输方式传输输入至FPGA；

(2)、利用数据接收模块降速

FPGA中的数据接收模块接收到采样数据，并进行解串处理，使采样数据的传输时钟降至为315MHz，数据位宽为160bit，然后再输入至抽点模块；

(3)、深度存储控制模块控制抽点后的数据存储

利用抽点模块先对降速后的采样数据进行抽点，再将抽点后的数据送到深存储模块的写地址模块，将160bit的数据缓存4个时钟，再将四个时钟的数据位拼接成640bit位宽的采样数据；

(4)、写地址和写指令的产生

根据4个时钟产生640bit的数据，每4个时钟需要产生8个写地址，同时每4个时钟产生一个写地址使能syn_en_addr_wr和写入数据指令；

(5)、采样数据、写地址和写指令的时钟域转换

将640bit位宽的采样数据，32bit的写地址和写入数据指令一起送入跨时钟域模块，在跨时钟域模块中采用两组异步FIFO分别对写入内存条和内存颗粒的数据进行时钟域的转换；

其中，内存条和内存颗粒的跨时钟域记为c0_fifo_adc和c1_fifo_adc，在写模式下，将写地址使能syn_en_addr_wr作为跨时钟域c0_fifo_adc和c1_fifo_adc的写数据使能，将写时钟设置为312.5MHz；将读使能设置为各自FIFO的非空信号和各自MIG的接口的空闲标志以及各自FIFO接收写入数据的有效信号相与，读时钟设置为100MHz；

具体具体转换过程为：对写入跨时钟域c0_fifo_adc的数据，取每10bit数据的高八位，一共512bit的采样数据点，同写地址和写入数据指令共32bit对齐后组成544bit数据作为写入数据写入c0_fifo_adc；对写入跨时钟域c1_fifo_adc的数据，取每10bit数据点的低2位，共128bit数据点，同地址和命令共32bit对齐后组成160bit数据作为写入数据写入c1_fifo_adc；两组异步FIFO的输出数据分别发送给内存条和内存颗粒并写入，实现写入数据的时钟域转换；

(6)、读地址和读指令的产生

当用户读取存入在内存颗粒和内存条的数据时，系统先进入读模式，然后根据8个写地址产生出对应的8个读地址，同时产生一个读地址使能syn_en_addr_rd和读取数据指令；

(7)、读地址和读指令的时钟域转换

将读地址和读指令一起送入跨时钟域模块，在跨时钟域模块中采用两组异步FIFO将读地址和读命令经过跨时钟域转换后发送给内存颗粒和内存条

在读模式下，将读地址使能syn_en_addr_rd作为跨时钟域c0_fifo_adc和c1_fifo_adc的读数据使能，读时钟设置为312.5M；

作为跨时钟c0_fifo_adc和c1_fifo_adc的写数据使能，写时钟设置为312.5MHz；读使能采用接口反接的技术，将读使能设置为fifo的非空信号和MIG的接口空闲标志相与,读时钟设置为100MHz；

(8)、内存颗粒和内存条响应读命令，读取中数据并通过FIFO同步转换

设置两组异步FIFO，记为c0_rd_ddr_fifo和c1_rd_ddr_fifo；其中，c0_rd_ddr_fifo写入数据和读出数据的位宽为512bit，c1_rd_ddr_fifo写入数据和读出数据的位宽为128bit；两组异步FIFO的写入时钟设置为各自MIG的读取时钟，即c0_ui_clk和c1_ui_clk；两组异步FIFO的写使能分别采用从两组MIG核送出数据的数据有效位；两组异步FIFO的读使能运用同一个读使能，均为两组异步FIFO非空相与再取反；

内存颗粒和内存条响应读命令，从内存颗粒和内存条中读取数据，再通过c0_rd_ddr_fifo和c1_rd_ddr_fifo输出，然后将两组异步FIFO的输出数据进行拼合，其中，c0_rd_ddr_fifo的512bit数据放低位，c1_rd_ddr_fifo的128bit数据放高位；最后将拼合好的数据送入到读时钟为312.5MHZ的异步FIFO中，然后将此异步FIFO的输出数据进行抽点处理后发送到处理板；

(9)、多FPGA的多核数据同步储存

处理板统一产生写使能，并发送给各个深存储模块，各个深存储模块在写使能下实现数据同步储存。