[发明专利]一种高速同步触发总线电路及同步触发方法

权利要求书

1.一种高速同步触发总线电路，其特征在于：分为中央控制板部分(1)和测试板卡部分(2)，每个部分均包括一块FPGA芯片(3)、电路接口和高速通讯接口；其中FPGA芯片(3)带有两端口的同步信号输出端和两端口的同步信号接收端；中央控制板部分(1)的FPGA芯片(3)通过电路接口与上位机(6)的通讯总线连接，测试板卡部分(2)的FPGA芯片(3)通过电路接口与芯片测试装置的功能单元(7)连接；中央控制板部分(1)的同步信号输出端和测试板卡部分(2)的同步信号接收端、测试板卡部分(2)的同步信号输出端和中央控制板部分(1)的同步信号接收端均通过高速通讯电缆(4)互相连接。

2.如权利要求1所述的高速同步触发总线电路，其特征在于：所述的中央控制板部分(1)和测试板卡部分(2)之间不共用接地，有效隔离板卡间的低频扰动。

3.如权利要求1所述的高速同步触发总线电路，其特征在于：所述的FPGA芯片(3)的同步信号输出端和同步信号接收端为LVDS信号端口。

4.如权利要求1所述的高速同步触发总线电路，其特征在于：所述的高速通讯电缆(4)为差分同轴电缆。

5.如权利要求1所述的高速同步触发总线电路，其特征在于：所述的在FPGA芯片(3)的两端口同步信号接收端前各接有一个电容(5)进行直流隔离。

6.如权利要求5所述的高速同步触发总线电路，其特征在于：所述的电容(5)的容量为10nF。

7.一种同步触发方法，其特征在于：使用权利要求1-6之一所述的高速同步触发总线电路进行传输，发送端的FPGA芯片将同步触发信号分解为第一类数据和第二类数据，并将第一类数据编码为第三类数据，第二类数据编码为第四类数据后进行发送，接收端的FPGA芯片将接受到的第三类数据和第四类数据解码为第一类数据和第二类数据再合成同步触发信号。

8.如权利要求7所述的同步触发方法，其特征在于：所述的第一类数据和第二类数据互为反向，第三类数据和第四类数据均为第一类数据和第二类数据间隔组合而成，两者互为反向，发送端与接收端的同步触发信号相差固定的时钟周期，相差的时钟周期等于第三类数据与第一类数据或第四类数据与第二类数据的长度差值。