[发明专利]一种D触发器的测试电路及其测试方法

说明书

本发明属于数字集成电路技术领域，涉及一种D触发器的测试电路及其测试方法。本发明的测试电路用于测试数字集成电路中D触发器的时序信息，其包括延时产生模块、振荡器电路以及路径选择器；其中，延时产生模块包括第一延时路径和第二延时路径，第一延时路径和第二延时路径可被动态地配置以使其输出的第一输出信号和第二输出信号之间具有可变的延时差；路径选择器用于将相应配置下的第一延时路径和第二延时路径分别接入振荡器电路，以至于分别地形成第一振荡环路和第二振荡环路。本发明的测试电路和测试方法可以消除了测试电路自身的互连线延时和工艺波动对测试结果影响，测试精确度高。

技术领域

本发明属于数字集成电路技术领域，涉及一种D触发器的测试电路及其测试方法。

背景技术

随着摩尔定理指导着半导体制造发展到更小的特征尺寸，芯片上的晶体管数目急剧增加，D触发器作为数字集成电路上最重要的标准单元之一，芯片也往往具有数目巨大的D触发器。同时，数字集成电路的频率也在不断增加，在高的时钟频率下，D触发器的时序信息需要准确的建模表征，这样才能在电路设计阶段综合出可靠的电路网表。

然而，器件阈值电压的波动会随着工艺节点的微缩不断增大，对标准单元(即D触发器)的时序信息产生了重要的影响，相应地，工艺波动越来越难表征；并且，随着工艺节点的缩小，互连线延时占路径延时的比例也越来越大。

D触发器的时序信息一般来自于测试电路对D触发器的测试，但是，测试电路自身容易存在工艺波动并受这种工艺波动的干扰影响，并且测试电路的互连线延时对测试结果影响越来越大，从而，测试电路的测试结果变得不可信或不准确。

目前，高性能数字集成电路的时钟频率已经达到了GHz之上，一个时钟周期在小于1ns的情况下，两个D触发器之间用于逻辑单元的时序余量很小。常规的EDA工具中，为了得到可靠的电路，D触发器的建立时间和保持时间都留有相应的安全余量，然而，这种做法减少了逻辑电路的时序余量。因此，如果能够精确地测量出D触发器的时序信息的建立时间和保持时间，然后将它们反馈到电路设计阶段，从而在两个D触发器之间插入更多的逻辑单元、或者进一步提高电路的工作频率。

由此可见，精确地测量得到D触发器的时序信息变得非常有意义但越来越难。

发明内容

本发明的目的包括提高D触发器的时序信息的测试精度。

为实现以上目的或者其他目的，本发明提供以下技术方案。

按照本发明的一方面，提供一种D触发器的测试电路，其用于测试数字集成电路中D触发器的时序信息；所述测试电路包括：

延时产生模块，其包括用于向被测试的所述D触发器的时钟端/数据端提供第一延时输出信号的第一延时路径、和用于向被测试的所述D触发器的数据端/时钟端提供第二延时输出信号的第二延时路径，其中第一延时路径和第二延时路径可被动态地配置以使所述第一输出信号和第二输出信号之间具有可变的延时差；

振荡器电路；以及

路径选择器，其用于在被测试的所述D触发器的第三输出信号在对应所述时钟端的上升沿时间点与所述数据端在数据上不一致时将相应配置下的所述第一延时路径和第二延时路径分别接入所述振荡器电路，以至于分别地形成用于输出具有第一周期的第一振荡输出信号的第一振荡环路和用于输出具有第二周期的第二振荡输出信号的第二振荡环路，其中，所述第一周期和所述第二周期可用来计算或表征相应的所述时序信息。

根据附加或替代实施方案，所述延时产生模块被配置为，在被测试的所述D触发器的第三输出信号在对应所述时钟端的上升沿时间点与所述数据端在数据上不一致时，固定所述第一延时路径和第二延时路径的相应配置。

根据附加或替代实施方案，所述第一延时路径包括由多个第一延时单元串联形成的第一延时链，所述第二延时路径包括由多个第二延时单元串联形成的第二延时链，其中，单个所述第一延时单元产生的延时不同于单个所述第二延时单元产生的延时。