[发明专利]一种基于FPGA的以太网协议硬件逻辑处理结构

说明书

本发明公开了一种基于FPGA的以太网协议硬件逻辑处理结构，本发明采用以模块化集成的结构，由网络协议控制平面、网络数据平面、主机接口模块、时钟产生模块和同步复位产生模块构成。本发明提出了一种基于硬件逻辑电路处理网络协议的架构，能够应对非连接协议的处理包括ARP、ICMP、UDP等，也能够灵活处理基于连接的协议例如TCP，并对多个连接进行管理。本发明既保证硬件逻辑电路处理的高速性、实时性，也能具有处理灵活性，兼容性。

技术领域

本发明涉及网络通信、网络协议处理及硬件逻辑电路技术领域，适用于高速网络接口的网络协议处理逻辑，尤其是一种基于FPGA的以太网协议硬件逻辑处理结构。

背景技术

随着互联网的高速发展，以太网对于高性能、高速率需求日益增长。经过十几年来，万兆以太网技术日渐成熟，目前 10GE接口已经成为核心网的主流设备接口。在高速处理中，I/O已成为瓶颈,引起此瓶颈的主要原因是TCP/IP协议的处理速度低于网络的速度。若要全速处理TCP/IP网络协议栈，就需要耗费大量服务器的CPU资源，成为网络处理瓶颈。因此就有TOE(TCP/IP Offload Engine)即TCP/IP卸载引擎，TOE 技术采用硬件处理 TCP/IP 协议，原本在网络协议栈中进行的 TCP分段、TCP连接管理、检验和计算和检验等操作转移到 FPGA 中进行，以极小的硬件电路作为代价，大幅度解放 CPU 的资源。然而以硬件逻辑电路为基础进行网络协议处理存在构建的局限性、缺乏灵活性和兼容性差的缺点,这也成为该技术领域的一个难点。

发明内容

本发明的目的是针对现有技术不足而提供的一种基于FPGA的以太网协议硬件逻辑处理结构，本发明采用以模块化集成的结构，由网络协议控制平面、网络数据平面、主机接口模块、时钟产生模块和同步复位产生模块构成。网络协议控制平面又进一步由包头FIFO、非连接协议控制模块、连接协议控制模块、第二DDR存储器、流与连接管理模块、控制信息FIFO构成。网络数据平面又进一步由网络接口模块、包头检测与校验和计算模块、数据卸载模块、数据排序模块、DDR读写调度模块、第一DDR存储器、校验和计算与添加模块、轮询输出模块、网络数据包组包模块构成。本发明提出了一种基于硬件逻辑电路处理网络协议的架构，能够应对非连接协议的处理包括ARP、ICMP、UDP等，也能够灵活处理基于连接的协议例如TCP，并对多个连接进行管理。本发明既保证硬件逻辑电路处理的高速性、实时性，也能具有处理灵活性，兼容性。

实现本发明目的的具体技术方案是：

一种基于FPGA的以太网协议硬件逻辑处理结构，特点是：该结构包括网络协议控制平面、网络数据平面、主机接口模块、时钟产生模块和同步复位产生模块；

所述网络协议控制平面分别与网络数据平面、主机接口模块、同步复位产生模块及时钟产生模块连接；

所述网络数据平面分别与网络协议控制平面、主机接口模块、同步复位产生模块及时钟产生模块连接；

所述主机接口模块分别与网络协议控制平面及时钟与网络数据平面连接；其中：

所述网络协议控制平面由包头FIFO、非连接协议控制模块、连接协议控制模块、第二DDR存储器、流与连接管理模块、控制信息FIFO构成；所述包头FIFO分别与网络数据平面及连接协议控制模块连接；

所述非连接协议控制模块分别与连接协议控制模块及控制信息FIFO连接；

所述连接协议控制模块分别与包头FIFO、非连接协议控制模块及第二DDR存储器连接；

所述第二DDR存储器分别与连接协议控制模块及流与连接管理模块连接；

所述流与连接管理模块与第二DDR存储器及主机接口模块连接；

所述控制信息FIFO分别与非连接协议控制模块及网络数据平面连接；